JP3477816B2 - トリー加算器及び乗算器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路におい
て、高集積化を実現し、任意のビット数の生成を容易に
実現するトリー加算器及び乗算器に関する。

【０００２】

【従来の技術】近年、ＣＡＤ技術の発展により、ＬＳＩ
上でメモリ、乗算器等の規則性を持つ回路を実現する場
合、任意のビット数、ワード数等より自動生成する方法
が主流になっている。このような乗算器を実現する場
合、日経エレクトロニクス 1978.5.29号,p.70〜89「Ｌ
ＳＩ化が進む並列演算方式による乗算器の回路方式を見
る」に記載されたキャリーセーブ方式を採用するのが普
通であり、高速化を実現する場合は、前記文献に記載さ
れた２次のブースのアルゴリズムによる乗数リコード方
式を用いる。キャリーセーブ方式は規則性が高いため自
動生成に適しており、また、配線による複雑さが最小で
あるためＬＳＩの高集積化に適しているが、演算速度が
遅いという欠点を持つ。そこで、さらに高速化を実現す
る場合、キャリーセーブ方式でなくトリー加算方式を用
いるが、論理段数の低減に伴い規則性を低減させ、ま
た、配線による複雑さを増大させる傾向にある。規則性
を保持し、また、配線による複雑さを抑えて高速化を実
現するためのトリー加算方式として、特開平２−１１２
０２０号公報に記載された２進トリー加算方式がある。

【０００３】以下図面を参照しながら、上記した従来の
２進トリー加算方式の乗算器の一例として３２ビットの
乗算器のトリー加算器について説明する。

【０００４】図１９は従来の乗算器のトリー加算器の構
成を示すものである。図において、２０１〜２１６は部
分積発生器であり、２次のブースのアルゴリズムにより
１６個の部分積を発生する。２２１〜２３６は補数化信
号発生器であり、各部分積の補数化信号を発生する。２
５１〜２５７は加算器であり、第１段目の加算器２５
１、２５２、２５４、２５５で４つの部分積の加算を行
い、以降は加算器２５３、２５６、２５７で２進トリー
状に部分積の加算を行う。２６１、２７１〜２７４は加
算器であり、部分積と共に部分積の補数化信号の加算を
行うために追加した加算器である。図２に加算器２５１
〜２５７の構成を示す。加算器２５１〜２５７はそれぞ
れ４つのデータと１つの桁上げを入力として１つの和と
２つの桁上げを出力する単位加算器１８３を必要なビッ
ト数だけ並列に並べることにより構成される。単位加算
器１８３は図に示すように全加算器１８１、１８２を用
いて全加算器２段で構成できるが、等価な動作を行う５
入力３出力の加算器より構成しても良い。加算器２６
１、２７１〜２７４は全加算器または半加算器を必要な
ビット数だけ並列に並べることにより構成される。

【０００５】以上のように構成したトリー加算器をＬＳ
Ｉ上で実現するためのレイアウト方法について説明す
る。図１９に示すように、２次のブースのアルゴリズム
を用いることにより、トリー加算器は部分積発生器２０
１〜２１６が隣合う部分積発生器に対して２ビットシフ
トした形で構成される。これにより、部分積発生器２０
１〜２１６及び加算器２５１〜２５７をビット位置を揃
えて配置した場合、トリー加算器は平行四辺形状のレイ
アウトになる。しかしながら、ＬＳＩ上のレイアウトで
は矩形にする必要があるため、上位ビット用トリー加算
器２８１と下位ビット用トリー加算器２８２に分割し、
それそれが矩形になるようにレイアウトを行う。また、
トリー加算器は規則性を持つため、いくつかの１ビット
の基本セルに分割し、基本セルを並べることによりレイ
アウトを行う。上位ビット用トリー加算器は部分積発生
器を含むセルと単位加算器を含むセルを基本セルとし、
下位ビット用トリー加算器では全加算器または半加算器
を含むセルと単位加算器を含むセルを基本セルとする。

【０００６】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、２進トリーの第１段目の単位加算器は４
つの部分積を入力とするため、部分積発生器を含む基本
セルは部分積を発生すると共に、最大で３つの部分積と
２進トリーを構成するのに必要なデータの数を通過させ
るためのフィード用の配線を備える必要があり、配線に
より面積を増大させるという問題を有していた。部分積
発生器を含む基本セルは乗算器の面積の大部分を占める
上位ビット用トリー加算器の基本セルであるため、乗算
器全体の面積を増大させることになる。

【０００７】従って本発明の目的は、高集積化を実現
し、任意のビット数の生成を容易に実現するトリー加算
器を提供することにある。

【０００８】

【課題を解決するための手段】上記問題点を解決するた
めに本発明のトリー加算器は、第１の部分積発生器とシ
フト用の配線を含む第１のセルと、第２の部分積発生器
と第１の全加算器とシフト用の配線を含む第２のセル
と、４つのデータと１つの桁上げを入力として１つの和
と２つの桁上げを出力する第１の単位加算器とフィード
用の配線を含む第３のセルと、第１の半加算器を含む第
４のセルを備え、並べた第１のセルと第２のセルの合計
個数をｎ、部分積の個数をｐとすると、（数１）で定義
されたf1(n)が０または１であれば、第１のセルを乗数
の下位ビット側から上位ビット側へ並べ、f1(n)が２ま
たは３であれば、第２のセルを乗数の下位ビット側から
上位ビット側へ並べ、第１のセルまたは第２のセルを並
べるたびに並べた後でｎを１インクリメントし、ｎが８
の倍数またはｐに等しくなれば、（数２）のf2(n)で定
義された個数だけ第３のセルを続いて並べ、ｎが前記ｐ
に等しければ、セル４を続いて並べて乗数のビット方向
のセルの配置を終え、被乗数のビット方向に隣合うセル
が同じになるように被乗数のビット数だけ第１のセルと
第２のセルと第３のセルと第４のセルを並べたものであ
る。

【０００９】また、他の本発明のトリー加算器は、第２
の全加算器とフィード用の配線を含む第６のセルと、４
つのデータと１つの桁上げを入力として１つの和と２つ
の桁上げを出力する第２の単位加算器とフィード用の配
線を含む第７のセルを備え、並べた１ビットの加算用セ
ルの個数に２を掛けた後で１を加えたものをｎ、部分積
の個数をｐとすると、第６のセルと（数２）のf2(n)で
定義された個数だけ第７のセルを並べたものを１ビット
の加算用のセルとし、１ビットの加算用セルを下位ビッ
ト側から上位ビット側へ２個並べ、１ビットの加算用セ
ルを２個並べるたびに並べた後でｎを１インクリメント
し、ｎがｐ＋１に等しければセルの配置を終えるもので
ある。

【００１０】

【作用】本発明は上記した構成によって、トリー加算器
の第１段目の全加算器で３つの部分積の加算を行い、続
いて第２段目の全加算器で１つの部分積と第１段目の全
加算器の出力する２つのデータの加算を行うことによ
り、４つの部分積の加算を行う。基本セルに分割した場
合、部分積発生器を含む基本セルと、部分積発生器と全
加算器を含む基本セルより構成され、これらの基本セル
は最大で２つの部分積または全加算器の出力する２つの
データと、２進トリーを構成するのに必要なデータを通
過させるためのフィード用の配線を備えることとなり、
配線の本数を低減することができる。これにより乗算器
の面積の大分を占める上位ビット用トリー加算器の集積
度を上げることができる。

【００１１】また、特定の配置アルゴリズムで基本セル
を並べることによりトリー加算器を構成するため、任意
のビット数のトリー加算器及び乗算器の生成を容易に実
現する。

【００１２】

【実施例】以下本発明の一実施例の乗算器の一例として
３２ビットの乗算器について、図面を参照しながら説明
する。

【００１３】図１は本発明の実施例における乗算器のト
リー加算器の構成を示すものである。図１において、１
０１〜１１６は部分積発生器であり、２次のブースのア
ルゴリズムにより１６個の部分積を発生する。１２１〜
１３６は補数化信号発生器であり、各部分積の補数化信
号を発生する。１４１〜１４８、１５１〜１５３は加算
器であり、第１段目の加算器１４１、１４３、１４５、
１４７で３つの部分積の加算を行い、第２段目の加算器
１４２、１４４、１４６、１４８で１つの部分積と第１
段目の加算器の出力である２つのデータの加算を行い、
以降は加算器１５１〜１５３で２進トリー状に部分積の
加算を行う。１６１、１７１〜１７８は加算器であり、
部分積の加算と共に部分積の補数化信号の加算を行うた
めに追加した加算器である。図３に加算器１４１〜１４
８の構成を示す。加算器１４１〜１４８はそれぞれ全加
算器１８４を必要なビット数だけ並列に並べることによ
り構成される。図２に加算器１５１〜１５３の構成を示
す。加算器１５１〜１５３はそれぞれ４つのデータと１
つの桁上げを入力して１つの和と２つの桁上げを出力す
る単位加算器１８３を必要なビット数だけ並列に並べる
ことにより構成される。単位加算器は図に示すように全
加算器１８１、１８２を用いて全加算器２段で構成でき
るが、等価な動作を行う５入力３出力の加算器より構成
しても良い。図４に加算器１６１の構成を示す。加算器
１６１は半加算器を必要なビット数だけ並列に並べるこ
とにより構成される。加算器１７１〜１７８は全加算器
または半加算器を必要なビット数だけ並列に並べること
により構成される。

【００１４】以上のように構成したトリー加算器をＬＳ
Ｉ上で実現するためのレイアウト方法について説明す
る。図１に示すように、２次のブースのアルゴリズムを
用いることにより、トリー加算器は部分積発生器１０１
〜１１６が隣合う部分積発生器に対して２ビットシフト
した形で構成される。これにより、部分積発生器１０１
〜１１６及び加算器１４１〜１４８、１５１〜１５３を
ビット位置を揃えて配置した場合、トリー加算器は平行
四辺形状のレイアウトになる。しかしながら、ＬＳＩ上
のレイアウトでは、上位ビット用トリー加算器１８１と
下位ビット用トリー加算器１８２に分割して、それそれ
が矩形になるようにレイアウトを行う。矩形のレイアウ
トは、部分積発生器及び加算器をビット位置を揃えて配
置した場合のフィード用の配線の一部を２ビットシフト
用の配線にすることにより実現される。また、トリー加
算器は規則性を持つため、いくつかの１ビットの基本セ
ルに分割し、基本セルを並べることによりレイアウトを
行う。

【００１５】図５に乗算器のレイアウトの一例を示す。
図において、２３は２次のブースのアルゴリズムによる
乗数リコード回路であり、乗数のリコードを行う。２４
は符号処理信号発生回路であり、部分積の符号処理を行
うための信号を発生する。２１は上位ビット用トリー加
算器、２２は下位ビット用トリー加算器であり、乗数リ
コード回路２３のリコード結果を用いて部分積を発生さ
せて部分積の加算を行い、部分和、部分桁上げを出力す
る。２５は桁上げ伝搬加算器であり、上位ビット用トリ
ー加算器２１と下位ビット用トリー加算器２２が出力す
る部分和、部分桁上げの桁上げ伝搬加算を行い、積を出
力する。

【００１６】上位ビット用トリー加算器はセル１〜５を
並べることにより構成され、下位ビット用トリー加算器
はセル６〜８、１０〜１２を並べることにより構成され
る。上位ビット用トリー加算器と下位ビット用トリー加
算器の基本セルは、基本セル数を最小にするためにセル
の大きさを揃える必要がある。上位ビット用トリー加算
器のセル１、２、５の高さは下位ビット用トリー加算器
の２ビット分に相当しているため、セル１、２、５の高
さを統一し、下位ビット用トリー加算器のセル６〜８の
高さをセル１、２、５の半分にする。また、上位ビット
用トリー加算器のセル３の高さを下位ビット用トリー加
算器のセル１０、１１に揃え、上位ビット用トリー加算
器のセル４と下位ビット用トリー加算器のセル１２の高
さを揃える。

【００１７】図６〜図１０に上位ビット用トリー加算器
の基本セルの構成を示す。図６はセル１であり、部分積
発生器３１と２ビットシフト用の配線を備える。セル１
は乗数リコード回路の出力であるBX1,BX2,BCと被乗数X1
と被乗数の下位１ビットであるX2を入力として部分積発
生器３１で部分積を発生し、R5に出力する。また、T0〜
T4をR4〜R0に出力し、L0〜L5をR6〜R11に出力し、L6〜L
11をB5〜B0に出力しており、同様な配線を備えるセルを
並べることにより２ビットシフトを実現する。

【００１８】図７はセル２であり、部分積発生器３２と
全加算器３３と２ビットシフト用の配線を備える。セル
２はセル１と同様に発生した部分積とT0,T1を入力とし
て全加算器３３で加算を行い、和をR4、桁上げをR11に
出力する。また、T2〜T5をR3〜R0に出力し、L0〜L4をR6
〜R10に出力し、L6〜L11をB0〜B5に出力しており、同様
な配線を備えるセルを並べることにより２ビットのシフ
トを実現する。

【００１９】図８はセル３であり、単位加算器３４とフ
ィード用の配線を備える。セル３はT0,T1,T2,T3,R0を入
力として単位加算器３４で加算を行い、和をB1、桁上げ
をL0,L1に出力し、また、T4,T5をB2,B3に出力し、R1をB
0に出力する。

【００２０】図９はセル４であり、半加算器３５を備え
る。セル４はT0,T1を入力として半加算器３５で加算を
行い、和をB1、桁上げをL0に出力し、また、R0をB0に出
力する。

【００２１】図１０はセル５であり、セル１と同様に部
分積発生器３６と２ビットシフト用の配線を備える。セ
ル５はセル１におけるL6〜L11をB5〜B0に出力する配線
をずらしたものであり、セル５はB0を論理値０にしてL7
〜L11をB5〜B1に出力する。

【００２２】セル１〜５を並べる場合、X1,X2,BX1,BX2,
BCをそれぞれOX1,OX2,OBX1,OBX2,OBCに接続し、T0〜T5
をB0〜B5、L0〜L11をR0〜R11に接続するように隣合うセ
ルを並べる。隣合うセルがあるのにもかかわらず接続す
る端子がない場合は未接続のままセルを並べる。

【００２３】上位ビット用トリー加算器のレイアウト
は、第１段目の全加算器で３つの部分積の加算を行い、
第２段目の全加算器で１つの部分積と第１段目の全加算
器の出力である２つのデータの加算を行い、続いて単位
加算器を構成要素とした２進トリー状に部分積の加算を
行い、最後に半加算器で加算を行うようにセル１〜５を
並べることにより行われる。

【００２４】図１１に上位ビット用トリー加算器におけ
るセル１〜５の配置アルゴリズムのフローチャートを示
す。この配置アルゴリズムについて以下に説明する。

【００２５】まず、並べたセル１、２、５の合計個数を
ｎ、部分積の個数をｐとし、乗数の下位ビット側から上
位ビット側へセルの配置を始める。（数１）で定義され
たf1(n)が０であり、ｎとｐ−１が等しければセル５を
並べ、f1(n)が０であり、ｎとｐ−１が等しくなければ
セル１を並べ、f1(n)が１であればセル１を並べ、f1(n)
が２または３であればセル２を並べる。１つセルを並べ
るたびに並べた後でｎを１インクリメントする。ｎが８
の倍数またはｐに等しくなれば、（数２）のf2(n)で定
義された個数だけセル３を並べる。ｎがｐに等しければ
セル４を並べ、乗数のビット方向のセルの配置を終え
る。次に、被乗数のビット方向に隣合うセルが同じにな
るように被乗数のビット数だけセル１〜５を並べて上位
ビット用トリー加算器のセルの配置を終える。

【００２６】図１２〜図１７に下位ビット用トリー加算
器の基本セルを示す。図１２はセル６であり、全加算器
４１とフィード用の配線を備える。セル６はT0,T1,T2を
入力として全加算器４１で加算を行い、和をB1、桁上げ
をL0に出力し、また、T3〜T6をB2〜B5に出力し、R0をB0
に出力する。

【００２７】図１３はセル７であり、単位加算器４２と
フィード用の配線を備える。セル７はT0,T1,T2,T3,R0を
入力として単位加算器４２で加算を行い、和をB1、桁上
げをL0,L1に出力し、また、T4,T5をB2,B3に出力し、R1
をB0に出力する。

【００２８】図１４はセル８であり、半加算器４３とフ
ィード用の配線を備える。セル８はT0,T1を入力として
半加算器４３で加算を行い、和をB1、桁上げをL0に出力
し、また、T2〜T5をB2〜B5に出力し、R0をB0に出力す
る。

【００２９】図１５、図１６、図１７はそれぞれセル１
０、セル１１、セル１２であり、桁上げを上位に伝搬さ
せるための配線を備える。セル１０はR0をT1に出力し、
B1をT0に出力し、B0をL0に出力する。セル１１はR0,R1
をT1,T0に出力し、B0,B1をL1,L0に出力する。セル１２
はR0をT0に出力する。

【００３０】セル６〜８とセル１０〜１２を並べる場
合、T0〜T5をB0〜B5、L0〜L1をR0〜R1に接続するように
隣合うセルを並べる。隣合うセルがあるのにもかかわら
ず接続する端子がない場合、未接続のままセルを並べ
る。

【００３１】下位ビット用トリー加算器のレイアウト
は、上位ビット用トリー加算器より出力されるデータと
部分積の補数化信号の加算を行い、続いて単位加算器を
構成要素とした２進トリー状に上位ビット用トリー加算
器より出力されるデータと部分積の補数化信号の加算を
行うようにセル６〜８、１０〜１２を並べることにより
行われる。

【００３２】図１８に下位ビット用トリー加算器におけ
るセル６〜８、１０〜１２の配置アルゴリズムのフロー
チャートを示す。この配置アルゴリズムについて以下に
説明する。

【００３３】まず、並べた１ビットの加算用セルの個数
×２＋１をｎ、部分積の数をｐとし、下位ビット側から
上位ビット側へセルの配置を始める。（数１）で定義さ
れたf1(n)が１ならば、セル６と（数２）のf2(n)で定義
された個数だけセル７を並べたものを１ビットの加算用
セルとし、f1(n)が１でなければ、セル６とf2(n)で定義
された個数だけセル７を並べたものを１ビットの加算用
セルし、１ビットの加算用セルを２個並べる。１ビット
の加算用セルを２個並べるたびに並べた後でｎを１イン
クリメントする。ｎ−１が８の倍数またはｐに等しけれ
ば、セル１０とf2(n)で定義された個数だけセル１１を
並べたものを配線用セルとし、配線用のセルをf2(n)で
定義された個数だけ並べる。ｎ−１がｐに等しければセ
ル１２を並べ、セルの配置を終える。

【００３４】上位ビット用トリー加算器と下位ビット用
トリー加算器の接続において、下位ビット用トリー加算
器には未接続の入力があり、通常は未接続の入力を論理
値０にする。

【００３５】以上のように本実施例によれば、トリー加
算器の第１段目と第２段目の全加算器を部分積発生器と
同じ基本セルに含み、トリー加算器を構成することによ
り、トリー加算器及び乗算器の集積度を上げることがで
きる。また、トリー加算器を上位ビット用トリー加算器
と下位ビット用トリー加算器に分割し、それぞれについ
て特定の配置アルゴリズムで基本セルを並べることによ
りトリー加算器を構成するため、任意のビット数のトリ
ー加算器及び乗算器の生成を容易に実現でする。

【００３６】なお、上位ビット用トリー加算器の基本セ
ルとしてセル５があるが、これは２進トリーにおける加
算器の段数を揃えるためのものであり、基本セル数を減
らす場合はセル１に置き換えても良い。

【００３７】同様に、下位ビット用トリー加算器の基本
セルとしてセル８があるが、これは２進トリーにおける
加算器の段数を揃えるためのものであり、基本セル数を
減らす場合はセル６に置き換えても良い。

【００３８】また、上位ビット用トリー加算器と下位ビ
ット用トリー加算器の接続において、下位ビット用のト
リー加算器の未接続の入力は論理値０としたが、下位ビ
ット用トリー加算器の基本セルとして入力を論理値０に
したものを追加して下位ビット用トリー加算器を構成し
ても良い。

【００３９】さらに、丸め処理を行う場合、上位ビット
用トリー加算器と下位ビット用のトリー加算器におい
て、下位ビット用トリー加算器の未接続の入力のうち丸
め位置に相当するビット位置にデータを入力することに
より丸めを行う。

【００４０】

【発明の効果】以上のように本発明は、トリー加算器の
第１段目と第２段目の全加算器を部分積発生器と同じ基
本セルに含み、トリー加算器を構成することにより、ト
リー加算器及び乗算器の集積度を上げることができる。
また、特定の配置アルゴリズムで基本セルを並べること
によりトリー加算器を構成するため、任意のビット数の
トリー加算器及び乗算器の生成を容易に実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における乗算器のトリー
加算器の構成図

【図２】同実施例におけるトリー加算器で用いる加算器
の構成図

【図３】同実施例におけるトリー加算器で用いる加算器
の構成図

【図４】同実施例におけるトリー加算器で用いる加算器
の構成図

【図５】同実施例における乗算器のレイアウト図

【図６】同実施例における上位ビット用トリー加算器の
基本セルの構成図

【図７】同実施例における上位ビット用トリー加算器の
基本セルの構成図

【図８】同実施例における上位ビット用トリー加算器の
基本セルの構成図

【図９】同実施例における上位ビット用トリー加算器の
基本セルの構成図

【図１０】同実施例における上位ビット用トリー加算器
の基本セルの構成図

【図１１】同実施例における上位ビット用トリー加算器
の配置アルゴリズムを示すフローチャート

【図１２】同実施例における下位ビット用トリー加算器
の基本セルの構成図

【図１３】同実施例における下位ビット用トリー加算器
の基本セルの構成図

【図１４】同実施例における下位ビット用トリー加算器
の基本セルの構成図

【図１５】同実施例における下位ビット用トリー加算器
の基本セルの構成図

【図１６】同実施例における下位ビット用トリー加算器
の基本セルの構成図

【図１７】同実施例における下位ビット用トリー加算器
の基本セルの構成図

【図１８】同実施例における下位ビット用トリー加算器
の配置アルゴリズムを示すフローチャート

【図１９】従来の乗算器のトリー加算器の構成図

【符号の説明】

１〜５ 上位ビット用トリー加算器の基本セル ６〜８、１０〜１２ 下位ビット用トリー加算器の基本
セル ２１、１８１、２８１ 上位ビット用トリー加算器 ２２、１８２、２８２ 下位ビット用トリー加算器 ２３ 乗数リコード回路 ２４ 符号処理信号発生回路 ２５ 桁上げ伝搬加算器 ３１、３２、３６ 部分積発生器（１ビット） ３３、４１、１８１、１８２、１８４ 全加算器 ３４、４２、１８３ 単位加算器 ３５、４３、１８５ 半加算器 １０１〜１１６、２０１〜２１６ 部分積発生器 １２１〜１３６、２２１〜２３６ 補数化信号発生器 １４１〜１４８、１５１〜１５３、１６１、１７１〜１
７８、２５１〜２５７、２６１、２７１〜２７４ 加算
器

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−81737（ＪＰ，Ａ) 特開 平３−276331（ＪＰ，Ａ) 特開 平３−271932（ＪＰ，Ａ) 特開 昭62−216035（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/52 310 G06F 7/50

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】第１の部分積発生器とシフト用の配線を含
   む第１のセルと、第２の部分積発生器と第１の全加算器
   とシフト用の配線を含む第２のセルと、４つのデータと
   １つの桁上げを入力として１つの和と２つの桁上げを出
   力する第１の単位加算器とフィード用の配線を含む第３
   のセルと、第１の半加算器を含む第４のセルを並べたこ
   とを特徴とするトリー加算器。
2. 【請求項２】並べた前記第１のセルと前記第２のセルの
   合計個数をｎ、部分積の個数をｐとすると、（数１）で
   定義されたf1(n)が０または１であれば、前記第１のセ
   ルを乗数の下位ビット側から上位ビット側へ並べ、前記
   f1(n)が２または３であれば、前記第２のセルを乗数の
   下位ビット側から上位ビット側へ並べ、前記第１のセル
   または前記第２のセルを並べるたびに並べた後で前記ｎ
   を１インクリメントし、前記ｎが８の倍数または前記ｐ
   に等しくなれば、（数２）のf2(n)で定義された個数だ
   け前記第３のセルを続いて並べ、前記ｎが前記ｐに等し
   ければ、前記セル４を続いて並べて乗数のビット方向の
   セルの配置を終え、被乗数のビット方向に隣合うセルが
   同じになるように被乗数のビット数だけ前記第１のセル
   と前記第２のセルと前記第３のセルと前記第４のセルを
   並べたことを特徴とする請求項２記載のトリー加算器。 【数１】 【数２】
3. 【請求項３】前記第１のセルの出力をずらして出力の１
   つを論理値０にした第５のセルを備え、前記f1(n)が０
   であり、かつ、前記ｎがｐ−１に等しい場合に、前記第
   １のセルを前記第５のセルに置き換えて並べたことを特
   徴とする請求項２記載のトリー加算器。
4. 【請求項４】第２の全加算器とフィード用の配線を含む
   第６のセルと、４つのデータと１つの桁上げを入力とし
   て１つの和と２つの桁上げを出力する第２の単位加算器
   とフィード用の配線を含む第７のセルを備え、並べた１
   ビットの加算用セルの個数に２を掛けた後で１を加えた
   ものをｎ、部分積の個数をｐとすると、前記第６のセル
   と（数２）のf2(n)で定義された個数だけ前記第７のセ
   ルを並べたものを１ビットの加算用のセルとし、前記１
   ビットの加算用セルを下位ビット側から上位ビット側へ
   ２個並べ、前記１ビットの加算用セルを２個並べるたび
   に並べた後でｎを１インクリメントし、前記ｎより１を
   引いたものが前記ｐに等しければセルの配置を終えるこ
   とを特徴とするトリー加算器。
5. 【請求項５】第２の半加算器とフィード用の配線を含む
   第８のセルを備え、前記f1(n)が０である場合に、前記
   第６のセルを前記第８のセルに置き換えたことを特徴と
   する請求項４記載のトリー加算器。
6. 【請求項６】請求項１、２または請求項３記載のトリー
   加算器と、請求項４または請求項５のトリー加算器を備
   えたことを特徴とする乗算器。