DE3836205A1 - Multiplizierer - Google Patents

Description

Die Erfindung betrifft einen Multiplizierer, speziell einen Parallelmultiplizierer, und insbesondere bezieht sich die Erfindung auf eine Anordnung von Schaltungsbereichen, welche die Addition durchführen.

Fig. 1 ist ein Blockdiagramm, welches eine allgemeine Anordnung eines Parallelmultiplizierers von 8×8 Bits gemäß dem Stand der Technik zeigt.

In Fig. 1 bezeichnet die Bezugsziffer 1 eine UND-Schal­ tung, welche lediglich das Ergebnis eines Teilprodukts zu der folgenden Stufe weiterschaltet, mit der Bezugsziffer 2 ist ein Halbaddierer bezeichnet, um eine Summe und ein Teilprodukt in der vorhergehenden Stufe zu addieren, mit der Bezugsziffer 3 ist ein Volladdierer bezeichnet, um die Summe, den Übertrag und das Teilprodukt in der vorhergehen­ den Stufe zu addieren, mit der Bezugsziffer 4 ist eine Gruppe von Addierern angedeutet, welche die Summe und den Übertrag einer jeden Position addieren, FA stellt einen Volladdierer dar und HA stellt einen Halbaddierer dar. Die UND-Schaltung 1, der Halbaddierer 2, der Volladdierer 3, der Volladdierer FA und der Halbaddierer HA stellen jeweils Einheitsschaltungen dar, zwischen denen Summensignale SS der Summe und Übertragsignale CS des Übertrags über Signal­ leitungen 5 (ausgezogene Linien) bzw. 6 (gestrichelte Linien) weitergeschaltet werden.

Es wird nun die Arbeitsweise der Anordnung gemäß Fig. 1 erläutert. Wenn eine querverlaufende Linie als eine Stufe angenommen wird, so werden zunächst in der UND-Schaltung in der ersten Stufe Teilprodukte (X ₀ Y ₀ bis X ₇ Y ₀) von 0 Bit (Y ₀) eines Multiplikators Y und 0 bis 7 Bits (X ₀ bis X ₇) eines Multiplikanden X berechnet, wodurch die UND-Schaltung 1 ihr Ergebnis als Summensignal SS dem Halbaddierer 2 in der gleichen Position in der zweiten Stufe über die Signal­ leitung 5 abgibt. In der zweiten Stufe werden die Summensig­ nale SS und die Teilprodukte (X ₀ X ₁ bis X ₇ Y ₁) addiert und das Ergebnis wird dem Volladdierer in der dritten Stufe als das Summensignal SS und das Übertragsignal CS zusammen mit dem Summensignal SS des Teilprodukts (X ₇ Y ₁) abgegeben.

In der dritten Stufe werden sodann das Summensignal 5, das Übertragsignal 6 und ein jedes Teilprodukt (X ₀ Y ₂ bis X ₆ Y ₂) in der gleichen Weise addiert wie in der zweiten Stufe, und das Summensignal 5 und das Übertragsignal 6 werden an die nächste Stufe abgegeben. Die gleichen Additionen werden bis zur achten Stufe wiederholt, und in einer Schaltungs­ gruppe 4 in der letzten, der neunten Stufe werden die Summensignale 5 und Übertragsignale 6 in allen Positionen addiert, um eine Endsumme (das Produkt) zu erhalten.

Nachdem der Multiplizierer gemäß dem Stand der Technik wie vorstehend beschrieben aufgebaut ist, ergibt sich der Nach­ teil, daß die Verarbeitungsgeschwindigkeit relativ klein ist, nachdem die Teilprodukte einer jeden Position sukzes­ sive addiert werden müssen, und mit zunehmender Bitzahl wächst in gleichem Maße die Zahl der Additionsschritte an.

Der vorliegenden Erfindung liegt daher in erster Linie die Aufgabe zugrunde, einen Multiplizierer zu schaffen, dessen Verarbeitungsgeschwindigkeit gesteigert werden kann, indem bei jeder Position die Addierschritte reduziert werden kön­ nen, wobei im wesentlichen das gleiche Schaltungsmuster wie beim Multiplizierer gemäß dem Stand der Technik verwen­ det werden soll.

Ein weiteres Ziel der vorliegenden Erfindung ist es, einen Multiplizierer zu schaffen, der so aufgebaut ist, daß er eine Anordnung bzw. ein Feld bzw. eine Matrix bildet, bei dem/der die Signal-Fortschreitungsrichtung für integrierte Schaltungen bzw. für eine Schaltungsintegration geeignet ist.

Ein erfindungsgemäßer Multiplizierer teilt Schaltungsgrup­ pen zur Durchführung der Operation in einem Bereich einer ersten Schaltungsgruppe entsprechend den Teilprodukten der oberen Position und in einem Bereich einer zweiten Schal­ tungsgruppe entsprechend den Teilprodukten der unteren Posi­ tion, und er umfaßt weiterhin eine dritte Schaltungsgruppe, welche Ergebnisse der Teilprodukt-Addition, die von der ersten und zweiten Schaltungsgruppe parallel durchgeführt wird, addiert, wobei die dritte Schaltungsgruppe zwischen der ersten Schaltungsgruppe und der zweiten Schaltungsgrup­ pe angeordnet ist. Nachdem die voneinander getrennte erste und zweite Schaltungsgruppe die jeweilige Teilprodukt-Addi­ tion parallel durchführen, wird die Anzahl der Additions­ schritte insgesamt reduziert und die Betriebsgeschwindig­ keit wird verbessert; gleichzeitig wird eine zweckmäßige Struktur für integrierte Schaltungen geschaffen.

Weitere Merkmale, Vorteile und Aufgaben der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung, in der mehrere Ausführungsbeispiele der Erfindung anhand der Zeichnung näher beschrieben sind. In der Zeichnung zei­ gen:

Fig. 1 ein Blockdiagramm, welches eine allgemeine Schal­ tungsanordnung eines Parallelmultiplizierers gemäß dem Stand der Technik zeigt,

Fig. 2 ein Blockdiagramm, welches eine Schaltungsanordnung eines ersten Ausführungsbeispiels eines erfindungsgemäßen Multiplizierers zeigt,

Fig. 3 ein Blockdiagramm, welches eine Anordnung zeigt, wenn der Booth′sche Algorithmus verwendet wird,

Fig. 4 ein Blockdiagramm, welches eine Schaltungsanordnung eines zweiten Ausführungsbeispiels eines erfindungsgemäßen Multiplizierers zeigt, und

Fig. 5 ein Blockdiagramm, welches eine Anordnung zeigt, wenn hierbei der Booth′sche Algorithmus verwendet wird.

Fig. 2 ist ein Blockdiagramm, welches eine Anordnung eines ersten Ausführungsbeispiels eines erfindungsgemäßen Multi­ plizierers mit 8×8 Bits zeigt.

In Fig. 2 bezeichnet die Bezugsziffer 8 eine erste Schal­ tungsgruppe, die einer Teilprodukt-Gruppe der oberen bzw. höheren Position entspricht, und die Bezugsziffer 7 bezeich­ net eine zweite Schaltungsgruppe, die einer Teilprodukt- Gruppe der unteren bzw. niedrigeren Position entspricht.

Die beiden Schaltungsgruppen 7 und 8 sind gleich aufgebaut. D.h., 1 a und 1 b sind UND-Schaltungen, welche Einheitsschal­ tungen sind, welche lediglich ein Ergebnis des Teilprodukts zu der Einheitsschaltung einer folgenden Stufe weiterschal­ ten, 2 a und 2 b sind Halbaddierer, welche Einheitsschaltun­ gen zum Addieren von Summen und Teilprodukten in der vorher­ gehenden Stufe sind und 3 a und 3 b sind Volladdierer, welche Einheitsschaltungen zum Addieren von Summen, Überträgen und Teilprodukten in der vorhergehenden Stufe sind.

Die beiden Schaltungsgruppen 7 und 8 sind grundsätzlich in der gleichen Weise aufgebaut wie der weiter oben disku­ tierte Multiplizierer nach dem Stand der Technik gemäß Fig. 1 mit Ausnahme der Anzahl der Schritte, welche auf die Hälfte reduziert ist. Die Summensignale SS und die Über­ tragsignale CS im vierten Schritt (letzter Schritt) der beiden Schaltungsgruppen 7 und 8 werden einer dritten Schal­ tungsgruppe 4 zugeführt.

Wie im vorstehenden beschrieben bezeichnet die Bezugsziffer 4 die dritte Schaltungsgruppe, welche dazu ausgebildet ist, die Summen der Schaltungsgruppen 7 und 8 weiter zu addieren und auszugeben. Die dritte Schaltungsgruppe 4 besteht aus Volladdierern FA und Halbaddierern HA.

Die UND-Schaltung 1, der Halbaddierer 2, der Volladdierer 3, der Halbaddierer HA und der Volladdierer FA bilden je­ weils eine Schaltungseinheit bzw. eine Einheitsschaltung, zwischen denen Summensignale SS der Summe und Übertragsig­ nale CS des Übertrags über Signallinien 5 (durchgezogene Linien) bzw. 6 (gestrichelte Linien) übertragen werden.

Im folgenden wird der Betrieb des wie vorstehend beschrie­ ben aufgebauten erfindungsgemäßen Multiplizierers beschrie­ ben.

Die Schaltungsgruppen 7 und 8 berechnen jeweils Teilproduk­ te in den entsprechenden UND-Schaltungen in den ersten Stu­ fen und geben ihre Ergebnisse den entsprechenden Halbaddie­ rern 2 a, 2 b in den zweiten Stufen als Summensignale SS ab.

Im einzelnen werden in der Schaltungsgruppe 7 Teilprodukte X ₀ Y ₀ bis X ₇ Y ₀ der 0 Bit Y ₀ des Multiplikators Y und die 0 bis 7 Bits X ₀ bis X ₇ des Multiplikanden X berechnet und den Halbaddierern 2 a in der zweiten Stufe weitergegeben. In der Schaltungsgruppe 8 werden Teilprodukte X ₀ Y ₄ bis X ₇ Y ₄ der 4 Bits Y ₄ des Multiplikators Y und die 0 bis 7 Bits X ₀ bis X ₇ des Multiplikanden X berechnet und den Halbaddie­ rern 2 b in der zweiten Stufe weitergegeben.

Sodann addieren die Schaltungsgruppen 7 und 8 die Summensig­ nale SS und ein jedes Teilprodukt von der ersten Stufe in entsprechenden Halbaddierern 2 a, 2 b in der zweiten Stufe und geben die Ergebnisse den entsprechenden Volladdierern 3 a, 3 b in der dritten Stufe als Summensignale SS und Über­ tragsignale CS ab. Insbesondere werden in der Schaltungs­ gruppe 7 Teilprodukte X ₀ Y ₁ bis X ₇ Y ₁ des 1 Bit Y ₁ des Multi­ plikators Y und die 0 bis 7 Bits X ₀ bis X ₇ des Multiplikan­ den X berechnet und den Halbaddierern 2 a in der zweiten Stufe weitergegeben. In der Schaltungsgruppe 8 werden die Teilprodukte X ₀ Y ₅ bis X ₇ Y ₅ der 5 Bits Y ₅ des Multiplikators Y und die 0 bis 7 Bits X ₀ bis X ₇ des Multiplikanden X be­ rechnet und den Halbaddierern 2 b in der zweiten Stufe weitergegeben.

Der gleiche Additionsvorgang wird bis zu den letzten, vier­ ten Stufen der Schaltungsgruppen 7 und 8 durchgeführt. Zu diesem Zeitpunkt werden die Additionsprozesse in den Schal­ tungsgruppen 7 und 8 parallel durchgeführt. Dementsprechend ist es möglich, die Additionsschritte bzw. Additionsstufen der Teilprodukte von 8 Stufen gemäß den Multiplizierern nach dem Stand der Technik auf die Hälfte zu reduzieren.

Schließlich werden die Summensignale SS und die Übertragsig­ nale CS, die von den letzten Stufen in den Schaltungsgrup­ pen 7 und 8 abgegeben werden, zwischen der gleichen Posi­ tion in der dritten Schaltungsgruppe 4 addiert, um die end­ gültige Summe bzw. das Produkt zu erhalten.

In der dritten Schaltungsgruppe 4 erfolgt die Addition in drei Schritten bzw. Stufen, was zwei Schritte mehr sind als der eine Schritt gemäß dem Multiplizierer nach dem Stand der Technik, je größer die Anzahl der zu bearbeiten­ den Bits jedoch ist, umso größer wird der durch Verminde­ rung der Addierstufen erzielbare Effekt.

Obwohl beim vorstehend diskutierten Ausführungsbeispiel die Schaltungsgruppen 7 und 8 gleichmäßig in vier Schritte unterteilt sind, was in anderen Worten bedeutet, daß 8 Bits jeweils in 4 Bits unterteilt werden, ist darauf hinzuwei­ sen, daß sie auch ungleichmäßig unterteilt werden konnen, also beispielsweise in fünf Stufen und in drei Stufen oder in zwei Stufen und in sechs Stufen. Nachdem jedoch die Gesamtzahl der Addierstufen umso mehr reduziert werden kann, umso mehr die Anzahl der Stufen zunimmt, die parallel arbeiten, ist der Effekt umso größer, umso kleiner der Unterschied der Anzahl der Stufen in den Schaltungsgruppen 7 und 8 ist und umso größer die Anzahl der zu verarbeiten­ den Bits ist.

Fig. 3 ist ein Blockdiagramm, welches eine Anordnung für den Fall zeigt, daß beim vorstehend beschriebenen Ausfüh­ rungsbeispiel ein Booth′scher Algorithmus verwendet wird.

In Fig. 3 bezeichnet die Bezugsziffer 9 einen Booth′schen Stellenverschieber (Booth′s shifter) und mit Bezugsziffer 10 ist ein mit diesem zusammenarbeitender Halbaddierer be­ zeichnet. Wenn daher beim erfindungsgemäßen Multiplizierer ein Booth′scher Algorithmus verwendet wird, können die Schaltungsgruppen 7 und 8 weiter auf zwei Stufen reduziert werden, wodurch die Verarbeitungsgeschwindigkeit entspre­ chend verbessert wird.

Wie sich aus dem vorstehenden ergibt, kann im Falle des ersten erfindungsgemäßen Ausführungsbeispiels die Zahl der Schritte in der Additionsschaltung des Multiplizierers auf die Hälfte reduziert werden und die Verarbeitungsgeschwin­ digkeit kann gesteigert werden, während der Multiplizierer nach wie vor im wesentlichen das gleiche Verdrahtungsmuster wie beim Stand der Technik aufweist.

Fig. 4 ist ein Blockdiagramm, welches die Anordnung eines zweiten Ausführungsbeispiels eines erfindungsgemäßen Multi­ plizierers zeigt, wobei die sich entsprechenden Teile mit den gleichen Bezugsziffern bezeichnet sind wie im Falle des ersten Ausführungsbeispiels gemäß Fig. 2.

Beim zweiten Ausführungsbeispiel ist die dritte Schaltungs­ gruppe 4 zwischen den Schaltungsgruppen 7 und 8 angeordnet, wobei ein jedes Einheitselement der Grupen 7 und 8 derart angeordnet ist und die Leitungen 5 und 6 derart verschaltet sind, daß die Summensignale SS und die Übertragsignale CS der Schaltungsgruppen 7 und 8 der dritten Schaltungsgruppe 4 zugeführt werden.

Obwohl der Betrieb des zweiten Ausführungsbeispiels eines solchen erfindungsgemäßen Multiplizierers der gleiche ist wie derjenige gemäß dem ersten Ausführungsbeispiel, ist die Richtung der Signalfortschreitung von den Schaltungs­ gruppen 7 und 8 zur dritten Schaltungsgruppe 4 besonders zweckmäßig und es wird eine Raster- bzw. Feldstruktur gebil­ det, die für integrierte Schaltungen geeignet ist.

Fig. 5 ist ein Blockdiagramm, welches eine Anordnung zeigt, wenn im Falle des zweiten Ausführungsbeispiels in der gleichen Weise wie im Falle der Anordnung gemäß Fig. 3 des ersten Ausführungsbeispiels ein Booth′scher Algorith­ mus verwendet wird.

Im Falle des zweiten Ausführungsbeispiels gemäß vorliegen­ der Erfindung wird bei der speziellen Schaltungskonfigura­ tion eine bevorzugte Raster- bzw. Feldstruktur realisiert, die sich insbesondere für integrierte Schaltungen eignet.

Claims (2)

1. Parallel-Multiplizierer, welcher zwei Zahlen mittels Schal­ tungsgruppen multipliziert, in denen Einheitsschaltungen wie Halbaddierer und Volladdierer matrixförmig angeordnet sind, dadurch gekennzeichnet, daß diese Schaltungsgruppen in eine erste Schaltungsgruppe (8) entsprechend den Teilprodukten der oberen Position, in eine zweite Schaltungsgruppe (7) entsprechend den Teil­ produkten der unteren Position, und in eine dritte Schal­ tungsgruppe (4) unterteilt sind, welche Summen der ersten und der zweiten Schaltungsgruppe (7, 8) addiert.

2. Multiplizierer nach Anspruch 1, dadurch gekennzeichnet, daß die dritte Schaltungsgruppe (4) zwischen der ersten (8) und der zweiten Schaltungsgruppe (7) angeordnet ist.