JPH04287220A - 乗算回路 - Google Patents
乗算回路Info
- Publication number
- JPH04287220A JPH04287220A JP3052202A JP5220291A JPH04287220A JP H04287220 A JPH04287220 A JP H04287220A JP 3052202 A JP3052202 A JP 3052202A JP 5220291 A JP5220291 A JP 5220291A JP H04287220 A JPH04287220 A JP H04287220A
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- JP
- Japan
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- multiplier
- constant
- digit
- adder
- multiples
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- Pending
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- 230000000295 complement effect Effects 0.000 claims description 4
- 238000004364 calculation method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は高速並列乗算器において
特に桁数の多い乗数、被乗数の乗算に好適Ｂｏｏｔｈの
アルゴリズムを用いた乗算器に関する。
特に桁数の多い乗数、被乗数の乗算に好適Ｂｏｏｔｈの
アルゴリズムを用いた乗算器に関する。
【０００２】
【従来の技術】一般に高速並列乗算器は良く知られたＢ
ｏｏｔｈのアルゴリズムに従って演算を行なう。この乗
算器の構成を図１に示す。倍数デコーダ３により乗数１
をデコードして倍数選択信号４−１，４−２，・・・４
−Ｎが得られる。この倍数選択信号から倍数発生器５−
１，５−２，・・・５−Ｎにより乗数１に応じた被乗数
２の倍数６−１，６−２，・・・６−Ｎを発生する。こ
の倍数群を加算器７で加算する事により積８が求められ
る。この倍数群を加算して積を求める様子を図２に示す
。乗数１、被乗数２及び積８は２の補数値表現で正負が
表されている。この為倍数６−１，６−２，・・・６−
Ｎも２の補数値表現とする事で倍数デコーダ３、倍数発
生器５−１，５−２，・・・５−Ｎ、加算器７を単純な
２進演算器で構成できる。しかし、図２に示すように各
倍数６−１，６−２，・・・６−Ｎの符号Ａｓ，Ｂｓ，
・・・Ｘｓは積８の桁数に合うように各々符号を拡張し
て符号拡張部Ａｘｓ，Ｂｘｓ，・・・Ｘｘｓを付加しな
ければならない。これは乗数の桁数が増すに従がい倍数
の数も増加するＢｏｏｔｈのアルゴリズムを用いた乗算
器においては大きな桁数の演算を行なう際に多くの加算
器が必要となる事を示す。一般に高速演算器を構成する
為の高速論理素子を多く用いる事は技術的な困難が伴う
。この為従来は特開昭５９−３６３４に記載のように倍
数の符号拡張を省略して符号拡張部の加算を行なわずに
その補正として倍数の加算結果に定値を加算する事で正
しい積を求めていた。以下この従来の方法を簡単に説明
する。Ｂｏｏｔｈのアルゴリズムによる乗算器の原理的
な倍数群の加算を示した図２は桁あふれを無視すれば倍
数の符号拡張部を図３に示す様に変形できる。さらに図
３における定数１１・・・１を桁あふれを無視して総て
加算すると図４に示すように倍数の符号を反転したもの
と定値１０１０・・・１０１１のみの加算で積が求めら
れる事が判る。なお桁あふれ積の最大値の桁数を越えて
発生するので演算値として意味を持たず、無視してもか
まわない。この方法を用いた乗算器の構成を図５に示す
。図１に示した原理的な乗算器構成と比較して定値９と
加算器１０が追加されている。
ｏｏｔｈのアルゴリズムに従って演算を行なう。この乗
算器の構成を図１に示す。倍数デコーダ３により乗数１
をデコードして倍数選択信号４−１，４−２，・・・４
−Ｎが得られる。この倍数選択信号から倍数発生器５−
１，５−２，・・・５−Ｎにより乗数１に応じた被乗数
２の倍数６−１，６−２，・・・６−Ｎを発生する。こ
の倍数群を加算器７で加算する事により積８が求められ
る。この倍数群を加算して積を求める様子を図２に示す
。乗数１、被乗数２及び積８は２の補数値表現で正負が
表されている。この為倍数６−１，６−２，・・・６−
Ｎも２の補数値表現とする事で倍数デコーダ３、倍数発
生器５−１，５−２，・・・５−Ｎ、加算器７を単純な
２進演算器で構成できる。しかし、図２に示すように各
倍数６−１，６−２，・・・６−Ｎの符号Ａｓ，Ｂｓ，
・・・Ｘｓは積８の桁数に合うように各々符号を拡張し
て符号拡張部Ａｘｓ，Ｂｘｓ，・・・Ｘｘｓを付加しな
ければならない。これは乗数の桁数が増すに従がい倍数
の数も増加するＢｏｏｔｈのアルゴリズムを用いた乗算
器においては大きな桁数の演算を行なう際に多くの加算
器が必要となる事を示す。一般に高速演算器を構成する
為の高速論理素子を多く用いる事は技術的な困難が伴う
。この為従来は特開昭５９−３６３４に記載のように倍
数の符号拡張を省略して符号拡張部の加算を行なわずに
その補正として倍数の加算結果に定値を加算する事で正
しい積を求めていた。以下この従来の方法を簡単に説明
する。Ｂｏｏｔｈのアルゴリズムによる乗算器の原理的
な倍数群の加算を示した図２は桁あふれを無視すれば倍
数の符号拡張部を図３に示す様に変形できる。さらに図
３における定数１１・・・１を桁あふれを無視して総て
加算すると図４に示すように倍数の符号を反転したもの
と定値１０１０・・・１０１１のみの加算で積が求めら
れる事が判る。なお桁あふれ積の最大値の桁数を越えて
発生するので演算値として意味を持たず、無視してもか
まわない。この方法を用いた乗算器の構成を図５に示す
。図１に示した原理的な乗算器構成と比較して定値９と
加算器１０が追加されている。
【０００３】
【発明が解決しようとする課題】上記従来技術では定値
９を加算する為に新たな加算器１０が必要となり、又こ
の新たな論理素子の遅延時間によって積が得られるまで
の時間が増加するという問題があった。
９を加算する為に新たな加算器１０が必要となり、又こ
の新たな論理素子の遅延時間によって積が得られるまで
の時間が増加するという問題があった。
【０００４】本発明の目的は該倍数群の符号拡張を省略
して積を求める為の補正手段において何らの新たな演算
器を設ける事なしにこれを実現する事にある。すなわち
、従来技術における定値９を加算する為の新たな加算器
１０を不要として新たな論理素子の増加を防ぎ、これに
より積が得られるまでの時間を防ぐ事が目的である。
して積を求める為の補正手段において何らの新たな演算
器を設ける事なしにこれを実現する事にある。すなわち
、従来技術における定値９を加算する為の新たな加算器
１０を不要として新たな論理素子の増加を防ぎ、これに
より積が得られるまでの時間を防ぐ事が目的である。
【０００５】
【課題を解決するための手段】上記目的は該定値のパタ
ーンに着目し、該定値を分解して各倍数に内含する事で
達成される。すなわち、図４に示した従来の該定値９と
倍数６−１，６−２，・・・６−Ｎを加算する様子から
判るように該定値の最下位桁を除いて値が１の桁は必ず
ひとつの倍数の最上位桁より１桁上位の桁に加算されて
いる。この為各符号の最上位桁より１桁上位の桁にこの
該定値の１を加え、さらに該定値の最下位桁の１を最下
位の倍数６−１に加える事で図６に示すように独立した
定値の加算を行なう必要はなくなる。
ーンに着目し、該定値を分解して各倍数に内含する事で
達成される。すなわち、図４に示した従来の該定値９と
倍数６−１，６−２，・・・６−Ｎを加算する様子から
判るように該定値の最下位桁を除いて値が１の桁は必ず
ひとつの倍数の最上位桁より１桁上位の桁に加算されて
いる。この為各符号の最上位桁より１桁上位の桁にこの
該定値の１を加え、さらに該定値の最下位桁の１を最下
位の倍数６−１に加える事で図６に示すように独立した
定値の加算を行なう必要はなくなる。
【０００６】
【作用】一般にＢｏｏｔｈのアルゴリズムを用いた高速
乗算器では多数の倍数を高速に加算する為に桁上げ保存
加算器（キャリー・セーブ・アダー）が使用される。こ
の桁上保存加算器を用いた倍数の加算器の構成を図７に
示す。図７から判るように各倍数６−１，６−２，・・
・６−Ｎは桁上げ保存加算器１１−１，１１−２，・・
・１１−Ｎでより上位桁の倍数と加算されていく。した
がって図６に示した新しい倍数の加算方法における各倍
数の最上位桁の１は定数であるから、これを加算する桁
上げ保存加算器に１を加えたのと同等の変形を加えれば
良い。桁上げ保存加算器は図８に示す論理回路構成にな
っており、入力Ａ、Ｂ、Ｃに対して出力ハーフ・サムＨ
Ｓ、ハーフ・キャリＨＣは次のようになる。
乗算器では多数の倍数を高速に加算する為に桁上げ保存
加算器（キャリー・セーブ・アダー）が使用される。こ
の桁上保存加算器を用いた倍数の加算器の構成を図７に
示す。図７から判るように各倍数６−１，６−２，・・
・６−Ｎは桁上げ保存加算器１１−１，１１−２，・・
・１１−Ｎでより上位桁の倍数と加算されていく。した
がって図６に示した新しい倍数の加算方法における各倍
数の最上位桁の１は定数であるから、これを加算する桁
上げ保存加算器に１を加えたのと同等の変形を加えれば
良い。桁上げ保存加算器は図８に示す論理回路構成にな
っており、入力Ａ、Ｂ、Ｃに対して出力ハーフ・サムＨ
Ｓ、ハーフ・キャリＨＣは次のようになる。
【０００７】
ＨＳ＝Ａ・Ｂ・Ｃ＋Ａ・Ｂ・Ｃ＋Ａ・Ｂ・Ｃ＋Ａ・
Ｂ・Ｃ ＨＣ＝Ａ・Ｂ＋Ｂ・Ｃ＋Ｃ・Ａ したがって入力Ａが１の場合には ＨＳ＝Ｂ・Ｃ・Ｂ・Ｃ ＨＣ＝Ｂ＋Ｃ となり、このときの論理回路構成は図９に示すようにも
との図８に示した桁上げ保存加算器の論理回路構成より
単純化されている。この変形した桁上げ保存回路を倍数
の加算器に用いる事で該定数の加算の為に新たな論理回
路素子を追加せずに倍数の符号拡張を行なわないで積を
求める為の補正手段を実現できる。なお各倍数の符号部
の反転は倍数発生器の反転出力を用いる事で従来の方法
同様に新たな論理回路素子は必要なくなる。又、図６に
示した最下位倍数の上位２桁の符号拡張は倍数発生器の
符号部の出力を振り分ける事でこの上位２桁を発生する
為の新たな論理回路素子は必要なくなる。
Ｂ・Ｃ ＨＣ＝Ａ・Ｂ＋Ｂ・Ｃ＋Ｃ・Ａ したがって入力Ａが１の場合には ＨＳ＝Ｂ・Ｃ・Ｂ・Ｃ ＨＣ＝Ｂ＋Ｃ となり、このときの論理回路構成は図９に示すようにも
との図８に示した桁上げ保存加算器の論理回路構成より
単純化されている。この変形した桁上げ保存回路を倍数
の加算器に用いる事で該定数の加算の為に新たな論理回
路素子を追加せずに倍数の符号拡張を行なわないで積を
求める為の補正手段を実現できる。なお各倍数の符号部
の反転は倍数発生器の反転出力を用いる事で従来の方法
同様に新たな論理回路素子は必要なくなる。又、図６に
示した最下位倍数の上位２桁の符号拡張は倍数発生器の
符号部の出力を振り分ける事でこの上位２桁を発生する
為の新たな論理回路素子は必要なくなる。
【０００８】
【実施例】以下、本発明の一実施例を図１０により説明
する。図１０はＢｏｏｔｈのアルゴリズムを用いた符号
を含む乗数６桁、被乗数６桁の乗算器における倍数の加
算器の論理回路構成を示している。各倍数発生器５−１
，５−２，５−３は各々倍数Ａ，Ｂ，Ｃを発生する。 この時各倍数の符号は予め倍数発生器から反転出力を得
ておく。又、最下位倍数Ａは上位２桁に符号を振り分け
て拡張しておく。この倍数Ａ，Ｂ，Ｃは本発明による符
号の補正を行なう為に変形した桁上げ保存加算器１１で
加算される。さらに、この桁上げ保存加算器１１の出力
ハーフ・サムＨＳとハーフ・キャリＨＣを全加算器１２
で加算して積８が得られる。
する。図１０はＢｏｏｔｈのアルゴリズムを用いた符号
を含む乗数６桁、被乗数６桁の乗算器における倍数の加
算器の論理回路構成を示している。各倍数発生器５−１
，５−２，５−３は各々倍数Ａ，Ｂ，Ｃを発生する。 この時各倍数の符号は予め倍数発生器から反転出力を得
ておく。又、最下位倍数Ａは上位２桁に符号を振り分け
て拡張しておく。この倍数Ａ，Ｂ，Ｃは本発明による符
号の補正を行なう為に変形した桁上げ保存加算器１１で
加算される。さらに、この桁上げ保存加算器１１の出力
ハーフ・サムＨＳとハーフ・キャリＨＣを全加算器１２
で加算して積８が得られる。
【０００９】
【発明の効果】本発明によればＢｏｏｔｈのアルゴリズ
ムを用いた乗算器において倍数群の符号を拡張する事な
しに積を正しく得る補正手段の為に新規に補正回路を設
置する必要がない。したがって、補正手段を実現する為
に論理回路素子の増加を招く事はなく、同時にこの論理
回路素子の遅延時間による積が得られるまでの時間が増
加する事もない。
ムを用いた乗算器において倍数群の符号を拡張する事な
しに積を正しく得る補正手段の為に新規に補正回路を設
置する必要がない。したがって、補正手段を実現する為
に論理回路素子の増加を招く事はなく、同時にこの論理
回路素子の遅延時間による積が得られるまでの時間が増
加する事もない。
【図１】本発明が適用されるＢｏｏｔｈのアルゴリズム
を用いた乗算器の構成図である。
を用いた乗算器の構成図である。
【図２】乗算器において倍数が加算されて積が求められ
る様子を示した図である。
る様子を示した図である。
【図３】図２における符号拡張部の加算が定数と符号の
反転におきかえられる事を示す図である。
反転におきかえられる事を示す図である。
【図４】倍数の加算がさらに図３における定数を総て加
算して得られる定値と符号を反転した各倍数との加算に
おきかえられる事を示す図である。
算して得られる定値と符号を反転した各倍数との加算に
おきかえられる事を示す図である。
【図５】図４に示した倍数の加算方法を用いた乗算器の
構成を示す図である。
構成を示す図である。
【図６】図４における定値の加算が不用となるように変
形した本発明における倍数の加算方法を示す図である。
形した本発明における倍数の加算方法を示す図である。
【図７】実際の倍数の加算が桁上げ保存加算器で行なわ
れる様子を示した図である。
れる様子を示した図である。
【図８】桁上げ保存加算器の論理回路構成図である。
【図９】図６に示した本発明における倍数の加算器の変
形を図８の桁上げ保存加算器に適用した場合の論理回路
構成図である。
形を図８の桁上げ保存加算器に適用した場合の論理回路
構成図である。
【図１０】本発明による６桁×６桁の乗算器の一実施例
を示した図である。
を示した図である。
【符号の説明】
１…乗数
２…被乗数
３…倍数デコーダ
４−１，４−２，・・・４−Ｎ…倍数選択信号５−１，
５−２，・・・５−Ｎ…倍数発生器６−１，６−２，・
・・６−Ｎ…倍数 ８…積 １１−１，１１−２，・・・１１−Ｎ…桁上げ保存加算
器 １２…全加算器
５−２，・・・５−Ｎ…倍数発生器６−１，６−２，・
・・６−Ｎ…倍数 ８…積 １１−１，１１−２，・・・１１−Ｎ…桁上げ保存加算
器 １２…全加算器
Claims (1)
- 【請求項１】乗数に応じた被乗数の倍数群を２の補数値
表現で並列に発生し、この倍数群を加算して積を求める
乗算回路において、２の補数値表現の倍数群を加算する
時に各々の倍数の符号を上位桁へ拡張する事なしに正し
い演算結果を得る事のできる補正手段で、該倍数の符号
操作と補正値を加算する為の独立した補正回路を付加す
ることなしに、該倍数群を加算する為の加算器にこの補
正回路と同等な演算結果が得られる様な変形を加えたこ
とを特徴とする乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052202A JPH04287220A (ja) | 1991-03-18 | 1991-03-18 | 乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052202A JPH04287220A (ja) | 1991-03-18 | 1991-03-18 | 乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04287220A true JPH04287220A (ja) | 1992-10-12 |
Family
ID=12908196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3052202A Pending JPH04287220A (ja) | 1991-03-18 | 1991-03-18 | 乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04287220A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920498A (en) * | 1996-08-29 | 1999-07-06 | Fujitsu Limited | Compression circuit of an adder circuit |
-
1991
- 1991-03-18 JP JP3052202A patent/JPH04287220A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920498A (en) * | 1996-08-29 | 1999-07-06 | Fujitsu Limited | Compression circuit of an adder circuit |
| US6240438B1 (en) | 1996-08-29 | 2001-05-29 | Fujitsu Limited | Multiplier circuit for reducing the number of necessary elements without sacrificing high speed capability |
| US6535902B2 (en) | 1996-08-29 | 2003-03-18 | Fujitsu Limited | Multiplier circuit for reducing the number of necessary elements without sacrificing high speed capability |
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