JPS6041391B2 - バタフライ演算回路 - Google Patents
バタフライ演算回路Info
- Publication number
- JPS6041391B2 JPS6041391B2 JP55008763A JP876380A JPS6041391B2 JP S6041391 B2 JPS6041391 B2 JP S6041391B2 JP 55008763 A JP55008763 A JP 55008763A JP 876380 A JP876380 A JP 876380A JP S6041391 B2 JPS6041391 B2 JP S6041391B2
- Authority
- JP
- Japan
- Prior art keywords
- multiplier
- initial value
- circuit
- control signal
- brwr
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- General Physics & Mathematics (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Optimization (AREA)
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- Computational Mathematics (AREA)
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- Databases & Information Systems (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明はＦＦＴ（高速フーリエ変換）をクーリー・チュ
ーキー法により実行する際に不可欠なバタフライ演算を
、小規模な回路構成により効率よく実行できる演算回路
に関するものである。
ーキー法により実行する際に不可欠なバタフライ演算を
、小規模な回路構成により効率よく実行できる演算回路
に関するものである。
以下図面及び式を用いて詳細に説明する。バタフライ演
算は対象となる２個の複素数をＡおよびＢ、回転因子（
複素数）をＷ、結果として得られる２個の複素数をＡ′
，Ｂ′とするとＡ′＝Ａ＋ＢＷ……Ｉ Ｂ′＝Ａ−ＢＷ……２ で表わせ、更にＡ′，Ｂ′を実部、虚部の別に表わすと
、Ａ′ｒ＝Ａｒ＋ＢｒＷｒ−ＢｉＷｉ……３Ａ′ｉ＝山
十ＢｒＷｉ＋ＢｉＷｒ・・…・４Ｂｒ＝Ａｒ−ＢｒＷｒ
十ＢｉＷｉ……５８ｉ＝Ａｉ−ＢｒＷｉ−ＢｉＷｒ”…
６ となる。
算は対象となる２個の複素数をＡおよびＢ、回転因子（
複素数）をＷ、結果として得られる２個の複素数をＡ′
，Ｂ′とするとＡ′＝Ａ＋ＢＷ……Ｉ Ｂ′＝Ａ−ＢＷ……２ で表わせ、更にＡ′，Ｂ′を実部、虚部の別に表わすと
、Ａ′ｒ＝Ａｒ＋ＢｒＷｒ−ＢｉＷｉ……３Ａ′ｉ＝山
十ＢｒＷｉ＋ＢｉＷｒ・・…・４Ｂｒ＝Ａｒ−ＢｒＷｒ
十ＢｉＷｉ……５８ｉ＝Ａｉ−ＢｒＷｉ−ＢｉＷｒ”…
６ となる。
ただしＡＪ，Ａ′ｒ，Ｂｒ，Ｂ′ｒ，ＷｒはそれぞれＡ
，Ａ′，Ｂ，Ｂ′，Ｗの実部を、またＡｉ，Ａ′ｉ，Ｂ
ｉ，Ｂｉ，ＷｉはそれぞれＡ，Ａ′，Ｂ，Ｂ′，Ｗの髭
部を表わす。これらの演算を実行する従来のハードウェ
アを第１図に示す。第１図に示す回路は乗算器１および
累積器２により構成され、累積器２は加算器３、レジス
タ４、加算制御回路５により構成されている。
，Ａ′，Ｂ，Ｂ′，Ｗの実部を、またＡｉ，Ａ′ｉ，Ｂ
ｉ，Ｂｉ，ＷｉはそれぞれＡ，Ａ′，Ｂ，Ｂ′，Ｗの髭
部を表わす。これらの演算を実行する従来のハードウェ
アを第１図に示す。第１図に示す回路は乗算器１および
累積器２により構成され、累積器２は加算器３、レジス
タ４、加算制御回路５により構成されている。
加算制御回路５はしジスタ４に記憶されている値を入力
とし、外部からの制御により、入力値と同一の値、入力
値の符号を反転した値、ゼロの３種の値を出力とする回
路で、この加算制御回路の出力と、乗算器１の出力とが
加算器３によって加算（累積）され、その結果がレジス
タ５へ新たに記憶される。今、加算制御回路５の出力値
が入力値と同一の状態を状態１、入力値の符号を反転し
た状態を状態２、ゼロの状態を３とすると、式３〜６に
示すバタフライ演算を行なう過程は第１表のようになる
。まずステップ１では、乗数Ｗｉ、被乗数Ｂｉ、状態３
が与えられ、乗算結果ＷｉＢｉにゼロが加えられて、Ｂ
ｉＷｉが結果として得られる。ステップ２では、乗数Ｗ
ｒ、被乗数Ｂｒ、状態２が与えられ、乗算結果ＢｒＷｒ
にステップ１の結果ＢｉＷｉの符号を反転した値が加え
られて、ＢｒＷｒ−ＢｉＷｉが結果として得られる。ス
テップ３では、乗数１、被乗数Ａｒ、状態１が与えられ
、乗算結果〜にステップ２の結果ＢｒＷｒ−ＢｉＷｊが
加えられてふ十ＢｒＷｒ−ＢｉＷｉが結果として得られ
、これが＊式３のＡ′ｒとして出力される。ステップ４
では、乗数２、被乗数Ａｒ、状態２が与えられ、乗算結
果２Ｖにステップ３の結果〜十ＢｒＷｒ−ＢｉＷｉの符
号を反転した値が加えられて、〜−ＢｒＷｒ＋ＢｉＷｉ
が結果として得られ、これが式５のＢ′ｒとして出力さ
れる。以下ステップ５〜８によって式４のＡ′ｉ、式６
のＢ′ｉが演算されて出力される。第１表以上の従釆技
術は回路構成要素の中で最も大規模かつ高価になりがち
な乗算器を最小の１個としてある点で回路のづ・型化、
低価格化をはかることができる。
とし、外部からの制御により、入力値と同一の値、入力
値の符号を反転した値、ゼロの３種の値を出力とする回
路で、この加算制御回路の出力と、乗算器１の出力とが
加算器３によって加算（累積）され、その結果がレジス
タ５へ新たに記憶される。今、加算制御回路５の出力値
が入力値と同一の状態を状態１、入力値の符号を反転し
た状態を状態２、ゼロの状態を３とすると、式３〜６に
示すバタフライ演算を行なう過程は第１表のようになる
。まずステップ１では、乗数Ｗｉ、被乗数Ｂｉ、状態３
が与えられ、乗算結果ＷｉＢｉにゼロが加えられて、Ｂ
ｉＷｉが結果として得られる。ステップ２では、乗数Ｗ
ｒ、被乗数Ｂｒ、状態２が与えられ、乗算結果ＢｒＷｒ
にステップ１の結果ＢｉＷｉの符号を反転した値が加え
られて、ＢｒＷｒ−ＢｉＷｉが結果として得られる。ス
テップ３では、乗数１、被乗数Ａｒ、状態１が与えられ
、乗算結果〜にステップ２の結果ＢｒＷｒ−ＢｉＷｊが
加えられてふ十ＢｒＷｒ−ＢｉＷｉが結果として得られ
、これが＊式３のＡ′ｒとして出力される。ステップ４
では、乗数２、被乗数Ａｒ、状態２が与えられ、乗算結
果２Ｖにステップ３の結果〜十ＢｒＷｒ−ＢｉＷｉの符
号を反転した値が加えられて、〜−ＢｒＷｒ＋ＢｉＷｉ
が結果として得られ、これが式５のＢ′ｒとして出力さ
れる。以下ステップ５〜８によって式４のＡ′ｉ、式６
のＢ′ｉが演算されて出力される。第１表以上の従釆技
術は回路構成要素の中で最も大規模かつ高価になりがち
な乗算器を最小の１個としてある点で回路のづ・型化、
低価格化をはかることができる。
しかしながら３〜６のバタフライ演算において必要な乗
算がＢｒ×Ｗｒ，Ｂｉ×Ｗｉ，Ｂｒ×Ｗｉ，Ｂｊ×Ｗｒ
の４種であるにもかかわらず、前記従釆技術では第１表
に示すように８種の乗算によって実行されている。一般
に加算、レジスタへの数値記憶等に比べて乗算に要する
時間が長いことから、演算の高速化をはかるためには、
乗算器の高速化をはかることと同時に乗算器の使用回数
を減少させる必要があるため、従来技術においてバタフ
ライ演算を行なう際に必要な乗算器の使用回数が必要最
小限の４回に対して２倍の８回であることは大きな障害
となる。本発明はこの欠点を取り除くためにされたもの
であり、その目的は従来技術の特長である小型で廉価に
製造できる利点を生かし、更に演算の高能率化をはかる
ことによって高速なＦＦＴのバタフライ演算回路を提供
することにある。この目的を達成するためにこの発明の
要旨とするところは１ 回路の小型化、低価格化をはか
るために従来技術に倣い乗算器１個による構成とした。
算がＢｒ×Ｗｒ，Ｂｉ×Ｗｉ，Ｂｒ×Ｗｉ，Ｂｊ×Ｗｒ
の４種であるにもかかわらず、前記従釆技術では第１表
に示すように８種の乗算によって実行されている。一般
に加算、レジスタへの数値記憶等に比べて乗算に要する
時間が長いことから、演算の高速化をはかるためには、
乗算器の高速化をはかることと同時に乗算器の使用回数
を減少させる必要があるため、従来技術においてバタフ
ライ演算を行なう際に必要な乗算器の使用回数が必要最
小限の４回に対して２倍の８回であることは大きな障害
となる。本発明はこの欠点を取り除くためにされたもの
であり、その目的は従来技術の特長である小型で廉価に
製造できる利点を生かし、更に演算の高能率化をはかる
ことによって高速なＦＦＴのバタフライ演算回路を提供
することにある。この目的を達成するためにこの発明の
要旨とするところは１ 回路の小型化、低価格化をはか
るために従来技術に倣い乗算器１個による構成とした。
２ 演算時間の短縮をはかるため、バタフライ演算を最
小の４回の乗算によって行なえるようにした。
小の４回の乗算によって行なえるようにした。
以上の点にある。
つぎに図面に示した実施例についてこの発明を具体的に
説明する。
説明する。
本発明の第１実施例として第２図は乗算器１および２個
の累積器２ａおよび２ｂにより構成され、このうち乗算
器１は乗算被乗数を共に並列に受領し、乗算を行なった
結果を累積器２ａおよび２ｂへ出力する。
の累積器２ａおよび２ｂにより構成され、このうち乗算
器１は乗算被乗数を共に並列に受領し、乗算を行なった
結果を累積器２ａおよび２ｂへ出力する。
累積器２ａおよび２ｂは同一の回路であり、その詳細を
第３図に示す。第３図に示す累積器２は加算器３、レジ
スタ４、符号制御回路６、選択回路７により構成され、
初期値選択信号Ｌは累積初期値Ｐ。をレジスタ４へ設定
する場合のみ「１」を与え、この時Ｐ。は選択回路Ｔに
よってレジスタ４への入力値として選択され、クロツク
Ｋを与えるとしジスタ４へ記憶される。その後は初期値
選択信号Ｌを「０」とし、選択回路は加算器３によって
符号制御回路６の出力をレジスタ４に記憶されている値
に累積した結果をレジスタ４への入力として選択し、こ
の値はクロックＫによってレジスタ４へ記憶される。そ
の際符号制御回路の出力は累積制御信号×が「０」のと
き、被累積値と同一の値、累積制御信号Ｘが「ＩＪのと
き被累積値と符号が反転した値となり、これが加算器３
によって累積される。この累積制御信号は累積器２ａへ
は累積制御信号×ａが、累積器２ｂへは累積制御信号×
を反転させた累積制御信号Ｐｂが与えられる。＊ 以上
の第２図および第３図に示す本発明の第一実施例の回路
によってＦＦＴにバタフライ演算を行なう過程を第２表
および第４図にしたがって説明する。
第３図に示す。第３図に示す累積器２は加算器３、レジ
スタ４、符号制御回路６、選択回路７により構成され、
初期値選択信号Ｌは累積初期値Ｐ。をレジスタ４へ設定
する場合のみ「１」を与え、この時Ｐ。は選択回路Ｔに
よってレジスタ４への入力値として選択され、クロツク
Ｋを与えるとしジスタ４へ記憶される。その後は初期値
選択信号Ｌを「０」とし、選択回路は加算器３によって
符号制御回路６の出力をレジスタ４に記憶されている値
に累積した結果をレジスタ４への入力として選択し、こ
の値はクロックＫによってレジスタ４へ記憶される。そ
の際符号制御回路の出力は累積制御信号×が「０」のと
き、被累積値と同一の値、累積制御信号Ｘが「ＩＪのと
き被累積値と符号が反転した値となり、これが加算器３
によって累積される。この累積制御信号は累積器２ａへ
は累積制御信号×ａが、累積器２ｂへは累積制御信号×
を反転させた累積制御信号Ｐｂが与えられる。＊ 以上
の第２図および第３図に示す本発明の第一実施例の回路
によってＦＦＴにバタフライ演算を行なう過程を第２表
および第４図にしたがって説明する。
第２表
バタフライ演算は第２表に示すように２回の初期値設定
および４回の演算により行なわれる。
および４回の演算により行なわれる。
まず初期値選択信号Ｌを「１」とし累積初期値Ｐ。とし
て〜を入力した状態でクロックＫを入力することにより
累積器２ａおよび２ｂにＡｒが記憶される。次に乗数Ｗ
ｒおよび被乗数Ｂｒを乗算器１へ入力し、累積制御信号
Ｘａ，Ｘｂへそれぞれ「０ハ「１」を、初期値選択信号
Ｌへ「０」を入力した状態でクロックＫを入力すると累
積器２ａにおいて〜十ＢｒＷｒが、累積器２ｂにおいて
Ａｒ−ＢｒＷｒがそれぞれ演算され、記憶される。さら
に乗数Ｗｉ被乗数Ｂｉを乗算器１へ入力し、累積制御信
号Ｘａ， Ｘｂへそれぞれ「１い「０」を、初期値選択
信号Ｌへ「０」を入力した状態でクロックＫを入力する
と累積器２ａにおいてＡｒ十ＢｒＷｒ一ＢｉＷｉが、累
積器２ｂにおいてＡｒ−ＢｒＷｒ＋ＢｉＷｊがそれぞれ
演算され、記憶される。このとき累積器２ａの出力〜＋
ＢｒＷｒ山ＢｉＷｉおよび累積器２ｂの出力Ａｒ−Ｂｒ
Ｗｒ＋ＢｉＷｉはそれぞれ式３のＡ′ｒおよび式５のＢ
ｒに相当する。次に再び初期値選択信号Ｌを「１」とし
、累積初期値Ｐ。としてＡｉを入力した状態でクロック
Ｋを入力することにより累積器２ａおよび２ｂにＡｉが
記憶される。次に乗数Ｗｉおよび被乗数Ｂｒを乗算器１
へ入力し、累積制御信号×ａ，×ｂへそれぞれ「０」「
１」を、初期値選択信号Ｌへ「０」を入力した状態でク
ロックＫを入力すると累積器２ａにおいてＡｉ十ＢｒＷ
ｉが、累積器２ｂにおいてＡｉ−ＢｒＷｉがそれぞれ演
算され、記憶される。さらに乗数Ｗｒ被乗数Ｂｉを乗算
器１へ入力し、累積制御信号Ｘａ，Ｘｂへそれぞれ「０
」，「１」を、初期値選択信号Ｌへ「０」を入力した状
態でクロックＫを入力すると累積器２ａにおいてＡｊ十
ＢｒＷｉ＋ＢｊＷｒが、累積器２ｂにおいてＡｉ−Ｂｒ
Ｗｉ−ＢｉＷｒがそれぞれ演算され、記憶される。この
とき累積器２ａの出力Ａｉ＋ＢｒＷｊ＋ＢｊＷｒおよび
累積器２ｂの出力Ａｉ−ＢｒＷｉ−ＢｉＷｒはそれぞれ
式４のＡｊおよび式６のＢｉに相当し、以上の過程によ
って式３〜式６の〜，Ａｉ，Ｂｒ，Ｂｉが求まる。以上
の過程を第２表に示す。つぎに本発明の第２実施例とし
て第５図にその回路ブロック図を示す。
て〜を入力した状態でクロックＫを入力することにより
累積器２ａおよび２ｂにＡｒが記憶される。次に乗数Ｗ
ｒおよび被乗数Ｂｒを乗算器１へ入力し、累積制御信号
Ｘａ，Ｘｂへそれぞれ「０ハ「１」を、初期値選択信号
Ｌへ「０」を入力した状態でクロックＫを入力すると累
積器２ａにおいて〜十ＢｒＷｒが、累積器２ｂにおいて
Ａｒ−ＢｒＷｒがそれぞれ演算され、記憶される。さら
に乗数Ｗｉ被乗数Ｂｉを乗算器１へ入力し、累積制御信
号Ｘａ， Ｘｂへそれぞれ「１い「０」を、初期値選択
信号Ｌへ「０」を入力した状態でクロックＫを入力する
と累積器２ａにおいてＡｒ十ＢｒＷｒ一ＢｉＷｉが、累
積器２ｂにおいてＡｒ−ＢｒＷｒ＋ＢｉＷｊがそれぞれ
演算され、記憶される。このとき累積器２ａの出力〜＋
ＢｒＷｒ山ＢｉＷｉおよび累積器２ｂの出力Ａｒ−Ｂｒ
Ｗｒ＋ＢｉＷｉはそれぞれ式３のＡ′ｒおよび式５のＢ
ｒに相当する。次に再び初期値選択信号Ｌを「１」とし
、累積初期値Ｐ。としてＡｉを入力した状態でクロック
Ｋを入力することにより累積器２ａおよび２ｂにＡｉが
記憶される。次に乗数Ｗｉおよび被乗数Ｂｒを乗算器１
へ入力し、累積制御信号×ａ，×ｂへそれぞれ「０」「
１」を、初期値選択信号Ｌへ「０」を入力した状態でク
ロックＫを入力すると累積器２ａにおいてＡｉ十ＢｒＷ
ｉが、累積器２ｂにおいてＡｉ−ＢｒＷｉがそれぞれ演
算され、記憶される。さらに乗数Ｗｒ被乗数Ｂｉを乗算
器１へ入力し、累積制御信号Ｘａ，Ｘｂへそれぞれ「０
」，「１」を、初期値選択信号Ｌへ「０」を入力した状
態でクロックＫを入力すると累積器２ａにおいてＡｊ十
ＢｒＷｉ＋ＢｊＷｒが、累積器２ｂにおいてＡｉ−Ｂｒ
Ｗｉ−ＢｉＷｒがそれぞれ演算され、記憶される。この
とき累積器２ａの出力Ａｉ＋ＢｒＷｊ＋ＢｊＷｒおよび
累積器２ｂの出力Ａｉ−ＢｒＷｉ−ＢｉＷｒはそれぞれ
式４のＡｊおよび式６のＢｉに相当し、以上の過程によ
って式３〜式６の〜，Ａｉ，Ｂｒ，Ｂｉが求まる。以上
の過程を第２表に示す。つぎに本発明の第２実施例とし
て第５図にその回路ブロック図を示す。
第６図は第２図において累積制御信号Ｘが累積制御信号
Ｘを反転させたものであることより、否定回路８を設け
、これに累積制御信号Ｘを入力し、累積制御信号Ｘを発
生させることができるようにしたもので、これにより、
累積制御信号×を外部から入力する必要がなくなり、外
部からの制御の単純化がはかれる。これによるバタフラ
イ演算の過程は累積制御信号×が不必要となったこと以
外は第１実施例と同一である。本発明は以上のような構
成べあるからＦＦＴのバタフライ演算を乗算を含む４回
の累積演算により実行することができ、単一の乗算器を
持つ演算回路としては最も効率の良い高速バタフライ演
算器として用いることができる。
Ｘを反転させたものであることより、否定回路８を設け
、これに累積制御信号Ｘを入力し、累積制御信号Ｘを発
生させることができるようにしたもので、これにより、
累積制御信号×を外部から入力する必要がなくなり、外
部からの制御の単純化がはかれる。これによるバタフラ
イ演算の過程は累積制御信号×が不必要となったこと以
外は第１実施例と同一である。本発明は以上のような構
成べあるからＦＦＴのバタフライ演算を乗算を含む４回
の累積演算により実行することができ、単一の乗算器を
持つ演算回路としては最も効率の良い高速バタフライ演
算器として用いることができる。
さらに回路構成が乗算器１個および累積器２個と小規模
であることより、回路の小型化低価格化がはかれるのみ
ならず、回路全体を単一のＬＳＩによって実現すること
も可能であり、これは回路の信頼性の向上にもつながる
。すなわちこれらの効果をまとめると ィ ＦＦＴのバタフライ演算を単一の乗算器を持つ演算
回路によって最も効率よく演算できる。
であることより、回路の小型化低価格化がはかれるのみ
ならず、回路全体を単一のＬＳＩによって実現すること
も可能であり、これは回路の信頼性の向上にもつながる
。すなわちこれらの効果をまとめると ィ ＦＦＴのバタフライ演算を単一の乗算器を持つ演算
回路によって最も効率よく演算できる。
ロ 回路構成がづ・規模なためＬＳＩ化も可能であり、
小型化、低価格化が可能であるのみならず回路の信頼性
の向上もはかれる。したがって本発明のバタフライ演算
回路は乗算器１個および初期の設定ができ、入力された
値の符号を外部からの制御により選択的に反転させなが
ら累積することのできる累積器２個による構成なため、
４・規模な回路構成によってＦＦＴのバタフライ演算を
効率よく演算することのできる効果を有するものである
。
小型化、低価格化が可能であるのみならず回路の信頼性
の向上もはかれる。したがって本発明のバタフライ演算
回路は乗算器１個および初期の設定ができ、入力された
値の符号を外部からの制御により選択的に反転させなが
ら累積することのできる累積器２個による構成なため、
４・規模な回路構成によってＦＦＴのバタフライ演算を
効率よく演算することのできる効果を有するものである
。
第１図はバタフライ演算回路の従来技術を表わし、第２
図は本発明の第１実施例を示したものであり、第３図は
第２図合累積器２ａおよび２ｂの詳細を表わしたもので
あり、第４図は本発明の第１実施例によってバタフライ
演算を行なう際のタイムチャートを表わしたものであり
、第５図は本発明の第２実施例を示したものである。 １は乗算器、２，２ａ，２ｂ，２ｃは累積器、３は加算
器、４はしジス夕、５は加算制御回路、６は符号制御回
路、７は選択回路、Ｐ。 は累積初期値信号、Ｐａ，Ｐｂ，Ｐｃは累積結果信号、
×，Ｘａ，×ｂは累積制御信号。第２図 第１図 第３図 第４図 第５図
図は本発明の第１実施例を示したものであり、第３図は
第２図合累積器２ａおよび２ｂの詳細を表わしたもので
あり、第４図は本発明の第１実施例によってバタフライ
演算を行なう際のタイムチャートを表わしたものであり
、第５図は本発明の第２実施例を示したものである。 １は乗算器、２，２ａ，２ｂ，２ｃは累積器、３は加算
器、４はしジス夕、５は加算制御回路、６は符号制御回
路、７は選択回路、Ｐ。 は累積初期値信号、Ｐａ，Ｐｂ，Ｐｃは累積結果信号、
×，Ｘａ，×ｂは累積制御信号。第２図 第１図 第３図 第４図 第５図
Claims (1)
- １ ２つの実数入力に対し、１つの実数積を出力するよ
うに構成され、２つの複素数Ｂ，Ｗの積を構成する２つ
の実数部積ＢｒＷｒ；ＢｉＷｉ及び２つの虚数部積Ｂｒ
Ｗｉ；ＢｉＷｒを実数部積同志または虚数部積同志がそ
れぞれ時系列上相隣るごとく出力する１個の乗算器１と
；実数部積ＷｒＢｒとＷｉＢｉとを受けたときは、第一
の制御信号Ｘａによつてその符号を選択的に反転しなが
ら予め記憶された初期値Ａｒに累積することによりＡｒ
＋ＢｒＷｒ−ＢｉＷｉを、第二の制御信号Ｘ＿ｂによつ
てその符号を選択的に反転しながら予め記憶された初期
値Ａｒに累積することによりＡｒ−ＢｒＷｒ＋ＢｉＷｉ
を同時に演算し、虚数部積ＷｒＢｉとＷｉＢｒとを受け
たときは、第一の制御信号Ｘ＿ａによつてその符号を選
択的に反転しながら予め記憶された初期値Ａｉに累積す
ることによりＡｉ＋ＢｒＷｉ＋ＢｉＷｒを、第二の制御
信号Ｘ＿ｂによつてその符号を選択的に反転しながら予
め記憶された初期値Ａｒに累積することによりＡｉ−Ｂ
ｒＷｉ−ＢｉＷｒを同時に演算するための前記乗算器の
出力端に並列して接続された２個の累積器２ａ，２ｂと
からなるバタフライ演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55008763A JPS6041391B2 (ja) | 1980-01-30 | 1980-01-30 | バタフライ演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55008763A JPS6041391B2 (ja) | 1980-01-30 | 1980-01-30 | バタフライ演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56108164A JPS56108164A (en) | 1981-08-27 |
| JPS6041391B2 true JPS6041391B2 (ja) | 1985-09-17 |
Family
ID=11701948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55008763A Expired JPS6041391B2 (ja) | 1980-01-30 | 1980-01-30 | バタフライ演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041391B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58207177A (ja) * | 1982-05-28 | 1983-12-02 | Nec Corp | 演算装置 |
-
1980
- 1980-01-30 JP JP55008763A patent/JPS6041391B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56108164A (en) | 1981-08-27 |
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