JPS63159930A - 乗算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は乗算器に関し、特にその高速化に関するもので
ある。

従来の技術 第２図は従来のキャリーセーブ方式の並列乗算器の一例
であり、説明を簡単にするために６ピントス６ビツト乗
算器を示す。第２図において、ａ、〜ａ６は被乗数、ｂ
１〜ｂ６は乗数であり、上記被乗数ａ１〜ａ６はａ信号
線１１１〜１１６に、上記乗数す、〜ｂ６はｂ信号線１
２１〜１２６に供給される。上記ａ信号線１１１〜１１
６とｂ信号線１２１との交差位置及びａ信号線１１６と
ｂ信号線１２２〜１２６との交差位置にはＡＮＤ回路１
３１〜１３１１が、上記ａ信号線１１１〜１１６とｂ信
号線１２２との交差位置には第　図に示す様に、ＡＮＤ
回路２１と半加軍器２２から構成される単位回路１４１
〜１４５が設けられており、上記ａ信号線１１１〜１１
６とｂ信号線１２〜１２６との交差位置には第４図に示
す様に、ＡＮＤ回路２３と全加算器２４から構成される
単位回路１５１〜１５２゜が設けられている。但し第３
図及び第４図において、ａｔは被乗数、ｂｌは乗数、Ｉ
ｎ　１　、　Ｉｎ　２は前段からの入力信号、Ｓは部分
積と前段からの入力信号との和信号、Ｃは桁上げ信号で
ある。１６１〜１６６は桁上げ信号先見（キャリー・ル
ック・アヘッド；ＣＬＡ）加算器である。

上記部分積の生成は、与えられた被乗数ａ、〜ａ６と乗
数ｂ１〜ｂ６の各ピット毎の部分積をとることにより行
なわれる。この生成した部分積と前段からの入力信号と
の加算は単位回路１４．〜１４６及び１６〜１６２゜に
より順次行なわれ、最終段のＣＬＡ加算器１６１〜１６
６に入力され曇。そして、上記ＡＮＤ回路１３１．単位
回路１４４，１５１，１５６゜１６．１，１６，６　及
びＣＩ、Ａ　回路１６．〜１６６の各出力から乗算結果
Ｐ、〜Ｐ、２を得る。

発明が解決しようとする問題点 従来の乗算器においては、その乗数及び被乗数が与えら
れる信号線には、その乗算器のビット数に等しい数の加
算器が接続されており、そのビット数に等しい加算過程
を介さなければ乗算結果は得られなかった。この問題点
を第２図で説明する。

第２図において演算時間を考えると、例えば１３□のＡ
ＮＤ回路、１４１０単位回路中の半加算器、１５１，１
５６，１５１１，１５１６の単位回路中の全加算器、１
６１のＣＬＡ加算器を介して、乗算出力Ｐ７が得られる
。この演算過程において、全加算器４段による加算時間
が演算総時間の大部分を占めるため、演算時間の高速化
を図るためには、この加算時間の短縮が必須となる。本
発明はこの様な従来の事情に鑑みてなされ、乗算速度の
向上を図るものである。

問題点を解決するための手段 被乗数と乗数とにより並列に部分積を発生させ、その総
和を求める事により乗算を行なう並列型乗算器において
、部分積を分割して発生させ、先に発生した部分積の加
算を行なう事により生成する和信号と桁上が９信号を一
時的に記憶し、この和信号と桁上がり信号を後で発生し
た部分積の加算と同時に加算する事により、部分積の総
和を求める演算過程を分割して、前半の部分積加算過程
と後半の部分積加算過程とをパイプライン動作せしめる
事を特徴とする乗算器である。

作　　用 本発明は前記した構成により、部分積の加算により生成
する和信号と桁げ信号を一時記憶することにより、部分
積の加算過程がパイプライン式に実行され、演算速度の
高速化が図れる。

実施例 以下、本発明の一実施例について図面を参照して説明す
る。第１図は本発明の一実施例を示すものであり、第２
図の従来例と同じ部分は同じ番号で示す。ａ、〜ａ６は
被乗数、ｂ１〜ｂ４は乗数、１１１〜１１６は被乗数を
供給する信号線、１２１〜１２６は乗数を供給する信号
線、１３１〜１３４．は部分積を生成するＡＮＤ回路、
１４．〜１４６は第３図に示すようにＡＮＤ回路２１と
半加算器２２から構成される単位回路、１６〜１６□。

は第４図に示す様にＡＮＤ回路２３と全加算器２４から
構成される単位回路、１６〜１６５はＣＬＡ加算器、１
７１〜１７１４は和信号及び桁上げ信号を一時記憶する
ラッチ回路、Ａ１〜Ａ６はａ１〜ａ６より先に供給され
た被乗数Ｂ、　、　Ｂ６はＡ１〜Ａ６に乗ずべき乗数、
１８１〜１８６は被乗数を一時記憶するラッチ回路を示
す。第１図に示す様に、上記ラッチ回路１７１〜１７，
０を単位回路１６６〜１６１ｏと１６１１〜１６．６　
との間に設けることによシ、上記ラッチ回路を境界にし
て演算過程を前半部と後半部に分割することが出来る。

この演算過程前半部では、ＡＮＤ回路１３．〜１３９．
ＡＮＤ回路と半加算器から成る単位回路１４〜１４６と
ＡＮＤ回路と全加算器から成る単位回路１６１〜１６１
゜によシ被乗数ａ、〜ａ６と乗数す、〜ｂ４との部分積
が順次加算され、ＡＮＤ回路１３１，１３９の出力及び
単位回路１４１，１６１，１６６〜１６１゜の和信号と
桁上げ信号の双方をラッチ回路１７〜１７，４に一時的
に記憶させる。この前半部において被乗数ａ１〜ａ６と
ｂ１〜ｂ４との乗算が実行されていると同時に、後半部
ではａ１〜ａ６よりも先に供給されている被乗数へ〜Ａ
６とＢ６．Ｂ６との乗算が行なわれる。

すなわち、被乗数ａ１〜ａ６とす、〜ｂ４との乗算によ
り生成する和信号と桁上げ信号が記憶される前のラッチ
回路１７〜１７１４には、先に供給されま た被乗数Ａ１〜Ａ６とＢ１〜Ｂ４　との乗算により生成
した和信号と桁上げ信号が一時記憶されているので、こ
れに被乗数Ａ１〜Ａ６　と乗数Ｂ６．　Ｂ６の部分積を
順次加算し、部分積の総和である乗算出力を得る。従っ
て、演算過程の前半部と後半部では異なる被乗数の乗算
を同時に実行、つまり、前半部の演算が終わり、その和
信号と桁上げ信号が後半部の演算に引き渡され後半部の
演算が行なわれると同時に、前半部には次の被乗数が供
給されて次の演算が実行される。この様にして、演算過
程を前半部と後半部に分割してパイプライン式に乗算出
力を得ることが出来る。

なお、本実施例は説明の複雑化を避けるため、キャリー
セーブ方式を例に堆ったが、本発明は部分積の加算過程
方式に特徴を有するので、並列乗算方式を用いた全ての
乗算器に対して有効である。

また、本実施例ではラッチ回路を１段しか用いなかった
が、乗算器のビット数に応じてラッチ回路をｎ段設けて
演算過程をｎ千１段に分割してパイプライン動作させる
ことも可能である。

発明の詳細 な説明した様にこの発明によれば、部分積の総和を求め
る演算過程を分割し、パイプライン式に乗算結果を求め
るので、従来の並列型乗算器と比較して加算時間が大幅
に短縮され、乗算速度が向上出来る。

【図面の簡単な説明】

第１図は本発明の一実施例における乗算器の回路図、第
２図は従来の乗算器の回路図、第３図。 第４図は上記乗算器に用いられている部分積生成回路の
構成例を示す回路図である。 １１１〜１１１２　・・・・・・ａ信号線、１２１〜１
２６・・・・・・ｂ信号線、１３〜１３１１・・・・・
・ＡＮＤ回路、１４１〜１４６・・・・・・ＡＮＤ回路
と半加算器から構成される単位回路、１６１〜１５２゜
・・・・・・ＡＮＤ回路と全加算器から構成される単位
回路、１６１〜１６゜°°゛・−ＣＬ　Ａ加算器、１７
〜１７１４・・・・・・ラッチ回路、１８、〜１８６・
・・・・・被乗数用ラッチ回路、ａ１〜ａ６・・・・・
・被乗数、ｂ１〜ｂ６・・・・・・乗数、Ａ、〜Ａ６　
・・・・・・被乗数、Ｂ６．Ｂ６　・・・・・・乗数、
Ｐ１〜Ｐ１２・・・・・・乗算出力。 第１図　　　　　　１３ｔ　−１３ｔｔ　＝　Ａ〜Ｄ回
路第２図 第３図　　　第４図

Claims (1)

【特許請求の範囲】
1. 被乗数と乗数とにより並列に部分積を発生させ、その総
   和を求める事により乗算を行なう並列型乗算器であって
   、部分積を分割して発生させる手段と、先に発生した部
   分積の加算を行なう手段と、この加算により生成される
   和信号と桁上がり信号を一時的に記憶する手段と、この
   記憶された和信号と桁上がり信号を後で発生させた部分
   積の加算を行なう時に同時に加算する手段を備え、これ
   によって、部分積の総和を求める演算過程を分割して、
   前半の部分積加算過程と後半の部分積加算過程とをパイ
   プライン動作せしめるようにした乗算器。