SU480079A1 - Устройство дл реализации алгоритма быстрого преобразовани фурье - Google Patents
Устройство дл реализации алгоритма быстрого преобразовани фурьеInfo
- Publication number
- SU480079A1 SU480079A1 SU1949804A SU1949804A SU480079A1 SU 480079 A1 SU480079 A1 SU 480079A1 SU 1949804 A SU1949804 A SU 1949804A SU 1949804 A SU1949804 A SU 1949804A SU 480079 A1 SU480079 A1 SU 480079A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- register
- code
- input
- trigger
- address
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
1
Изобретение относитс к области цифровой вычислительной техники и может быть использовано в составе автоматизированного комплекса обработки данных экспериментальных исследований.
Известны цифровые вычислительные устройства , используемые дл обработки данных экспериментальных исследований, реализующего алгоритм быстрого преобразовани Фурье (БПФ).
Известны два направлени реализации БПФ:
реализаци БПФ в цифровых вычислительных системах на основе ЦВМ широкого назначени ;
реализаци БПФ в системах обработки данных на основе специализированных цифровых вычислительных машин (СЦВМ).
Использование ЦВМ широкого назначени в отдельных случа х не обеспечивает высокой производительности в св зи с наличием специфических особенностей алгоритма БПФ. Так, например, в ходе вычислени коэффициентов Фурье необходимо выполн ть сложную перегруппировку адресов ЗУ. Необходима перегруппировка проводитс по простейшей программе, тем не менее ее весьма трудно запрограммировать дл ЦВМ широкого назначени , на выполнение этой программы тратитс почти половина машинного времени.
необходимого дл реализации всего алгоритма .
Реализаци БПФ на основе СЦВМ обеспечивает сокраш;ение времени вычислени коэффициентов , но дл решени других задач эти устройства примен ть невозможно.
Известны также устройства дл обработки информации, в которых производительность повышаетс за счет увеличени числа арифметических блоков (например, до четырех) и прин ты меры по повышению быстродействи при выполнении суммировани чисел и сокращению времени обмена информацией между арифметическим блоком и блоками пам ти.
Целью изобретени вл етс повышение быстродействи устройства.
Эта цель достигаетс путем схемного выполнени процедуры адресации чеек блока пам ти .
Дл этого в устройство введен делитель частоты, вход которого соединен со вторым выходом преобразовател напр жени в код, первый и второй выходы подключены соответственно к управл ющему входу арифметического блока и к счетному входу счетчика адреса .
Варианты схемы устройства показаны на
фиг. 1 и 2, где обозначены: регистр 1 (регистр
множител ) АУ, обеспечивающий сдвиг кода
влево (вправо); регистр и суммирующие схемы 2 (регистр суммы); регистр 3 первого слагаемого (множимого), блок пам ти 4; дешифратор адреса 5; счетчик адреса 6; делитель частоты 7; преобразователь напр жепи в код 8, арифметический блок 9, входы 10-12 устройства и схемы «И 13-15 (узлы управлени , синхронизации и регистрации данных на чертежах не показаны).
Выход триггера младшего разр да регистра 2 соединен с входом триггера старшего разр да регистра 1, выход триггера старшего разр да регистра 2 - с входом триггера м.чадшего разр да регистра 1.
Выходы триггеров регистра 1 соединены с входами триггеров регистра 2, выходы которого св заны с входами триггеров регистра 3 и счетчика адреса 6. Выходы триггеров регистра 3 подключены к входу блока пам ти 4, выход которого св зан с входами триггеров регистра 3. Выходы счетчика адреса б управл ют работой дешифратора адреса 5, вход которого подключен к входу блока нам ти 4.
Преобразователь 8 соединен с входом регистра 3 и с входом делител частоты 7. Первый и второй выходы делител подключены соответственно к счетным входам триггеров регистра 2 и счетчика адреса 3.
Рассмотрим работу устройства при реализации алгоритма БПФ. С целью исключени затрат времени на перестановку коэффициентов Фурье после их вычислени в устройство проводитс соответствуюш.а перестановка отсчетов преобразуемой функции при записи этих отсчетов в блок пам ти. Если пор дковый номер j-ro отсчета функции представлен в виде двоичного кода.
Qi g, §2, , gn,
где , 2, ... п - номер двоичного разр да арифметического устройства;
п - разр дность арифметического устройства , то дл исключени последующей перегруппировки коэффициентов необходимо занести в блок пам ти значение отсчета функции по адресу
Q - л . §1Указанное преобразование проводитс за счет схемных соединений отдельных узлов, что исключает программирование указанной операции и повышает быстродействие вычислени коэффициентов Фурье.
В исходном положении все регистры установлены в нулевое состо ние. Работа системы рассматриваетс при одновременной обработке двух процессов А и В (входы 11, 12 устройства ). При этом отсчеты функций следуют нопарно.
Пумераци отсчетов функций Л и S и адреса чеек, в которые занос тс значени этих отсчетов, приведены в таблице 1.
Таблица 1
С помощью преобразовател 8 значение отсчета функции А преобразуетс в двоичный код и пересылаетс в регистр 3. Предварительно на делитель частоты 7 поступает импульс , который готовит логические схемы делител дл прохождени следующего импульса на второй выход. Так как ко времени поступлени кода из преобразовател 8 регистр 3 и счетчик адреса 6 наход тс в нулевом состо нии, то код регистра 3, соответствующий нулевому отсчету функции А, заноситс в блок пам ти 4 по нулевому адресу.
Затем провод тс отсчет и преобразование значени функции В. До выдачи кода в регистр 3 на делитель частоты 7 и на счетный
ьход младшего разр да счетчика б поступает импульс, который заносит в счетчик код едиНИНЫ . Код регистра 3, поступивший из преобразовател 8, заноситс в блок пам ти 4 по первому адресу.
Согласно алгоритму БПФ второй отсчет функции А заноситс в адрес, определ емый инвертированным относительно среднего разр да регистра 2 значением пор дкового номера отсчета. Перед началом отсчета и преобразовани кода через делитель частоты 7 на счетный вход триггера младшего разр да регистра 2 поступает импульс, который заносит в регистр код единицы. После чего значение кода регистра 2 пересылаетс в регистр 1.
Во врем этой пересылки код §2, - gn преобразуетс в код вида QI gn, gn-i, ... gi, т. e. проводитс инвертирование кода относительно среднего разр да регистра.
Следующим тактом код Qi gn, gn-i,.-g пересылаетс в регистр 2 с последующей пересылкой его в счетчик адреса 6.
Поступивщий из преобразовател 8 код заноситс в блок 4 по адресу 1000 (см. табл. 1).
Следующий преобразованный код заноситс в блок 4 по адресу 1001, так как импульс, соответствующий четвертому преобразованию, через делитель частоты 7 поступает на счетный вход триггера младшего разр да счетчика адреса 6. С целью восстановлени истинного значени номера отсчета код 1000, хран щийс в регистре 2 за период времени преобразовани и засылки в блок 4 очередного кода, пересылаетс из регистра 2 в регистр 1
и преобразуетс из кода Ql gn, gn-i, ...gi в код Qi g,g2,...gn, т. e. в регистре 2 хранитс код 0001.
Дальнейшие отсчеты преобразовани кодов и расстановка их в блоке пам ти 4 привод тс аналогично.
Дл примера был рассмотрен вариант устройства , содержащего четыре разр да.
Число разр дов регистров может быть любым .
Дл оперативного изменени числа отчетов функции в ходе обработки данных в устройстве первый выход делител частоты может быть подключен к входам схем «И, вторые входы которых подключены к органам управлени пульта оператора, а выходы - к счетным входам триггеров gj-x разр дов регистра
2 сумматора, при этом gi (см. фиг. 2), 1,2,3,...
Оператор при фиксированной разр дности выбирает необходимое число отсчетов исследуемой функции. Различным числам отсчетов 29 512, 1024, 2048 и т. д. соответствует отдельна щина, подключаема ко входу 10. По выбранной щине поступает управл ющий сигнал , который через соответствующую схему «И пропускает импульс, поступающий с делител частоты на счетный вход триггера соответствующего разр да. В дальнейшем устройство работает аналогично рассмотренному выше.
.
Предмет изобретени
Устройство дл реализации алгоритма быстрого преобразовани Фурье, содержащее блок пам ти, счетчик адреса, дешифратор адреса , арифметический блок, первый выход которого через счетчик адреса и дешифратор адреса подключен ко входу блока пам ти, информационный вход которого соединен со вторым выходом арифметического блока, первый
информационный вход которого подключен к выходу блока пам ти, преобразователь напр жени Б код, входы которого подключены к соответствующим входам устройства, первый выход соединен со вторым информационным
входом арифметического блока, отличающеес тем, что, с целью повышени быстродействи , в него введен делитель частоты, вход которого соединен со вторым выходом преобразовател напр жени в код, первый и
второй выходы подключены соответственно к управл ющему входу арифметического блока и к счетному входу счетчика адреса.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1949804A SU480079A1 (ru) | 1973-07-12 | 1973-07-12 | Устройство дл реализации алгоритма быстрого преобразовани фурье |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1949804A SU480079A1 (ru) | 1973-07-12 | 1973-07-12 | Устройство дл реализации алгоритма быстрого преобразовани фурье |
Publications (1)
Publication Number | Publication Date |
---|---|
SU480079A1 true SU480079A1 (ru) | 1975-08-05 |
Family
ID=20561692
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1949804A SU480079A1 (ru) | 1973-07-12 | 1973-07-12 | Устройство дл реализации алгоритма быстрого преобразовани фурье |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU480079A1 (ru) |
-
1973
- 1973-07-12 SU SU1949804A patent/SU480079A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS63167967A (ja) | ディジタル信号処理集積回路 | |
US2834543A (en) | Multiplying and dividing means for electronic calculators | |
US3315069A (en) | Computer having four-function arithmetic unit | |
SU480079A1 (ru) | Устройство дл реализации алгоритма быстрого преобразовани фурье | |
US3564227A (en) | Computer and accumulator therefor incorporating push down register | |
SU491946A1 (ru) | Устройство дл извлечени корн -ой степени | |
GB794171A (en) | Electronic calculating apparatus | |
SU1051556A1 (ru) | Устройство дл сокращени избыточности информации | |
SU478313A1 (ru) | Устройство дл вычислени обратного кругового синуса | |
SU367421A1 (ru) | ЦИФРОВОЕ УСТРОЙСТВО дл УСКОРЕННОГО ДЕЛЕНИЯ | |
SU1640709A1 (ru) | Устройство дл выполнени быстрого преобразовани Фурье | |
SU691865A1 (ru) | Устройство дл решени разностных краевых задач | |
SU593211A1 (ru) | Цифровое вычислительное устройство | |
SU1119025A1 (ru) | Устройство дл реализации быстрого преобразовани Фурье последовательности с нулевыми элементами | |
SU579615A1 (ru) | Устройство дл умножени | |
SU482741A1 (ru) | Устройство дл умножени двоичных чисел | |
SU942037A1 (ru) | Веро тностный коррелометр | |
SU439805A1 (ru) | Устройство дл извлечени квадратного корн | |
SU739532A1 (ru) | Устройство дл вычислени разности двух -разр дных чисел | |
SU734669A1 (ru) | Преобразователь правильной двоичной дроби в двоично-дес тичную дробь и целых двоично-дес тичных чисел в двоичные | |
SU577524A1 (ru) | Преобразователь двоичного кода смешанных чисел в двоично-дес тичный код | |
SU560229A1 (ru) | Устройство дл вычислени элементарных функций | |
SU497585A1 (ru) | Двоичное устройство делени | |
SU968804A1 (ru) | Устройство дл определени экстремальных чисел | |
SU997030A1 (ru) | Вычислительное устройство |