ФУНКЦИИ Изобретение относитс к вычислительн технике и может быть использовано в качестве специализированного процессора вычислительной системы высокой производительности , построенной на основе бол ших. интегральных схем дл вычислени функции У S Вп X. При цифровой обработке сигналов, например , в задачах, св занных с обработко физической информации, требуетс вьшолн ть операции вычислени логарифмическо функции над массивами чисел. Причем, в системах реального времени при исследовании быстропротекающих процессов требовани к быстродействию выполнени данной операции очень высоки. Известно устройство дл вычислени логарифмов чисел, содержащее регистр числа, накопитель, блок делени , схему сравнени , кольцевой сдвигающий регистр регистры результата и блок управлени . ;Алгорйтм работы устройства основан на методе проб и оценок {i . Недостатког данного устройства вл етс низкое быстродействие, поскольку логарифм числа вьшолн етс за количество тактов, равное разр дности данного числа. Наиболее близким к изобретению по технической сущности вл етс устройств во, содержащее входной регистр, первый выходной регистр, входной сумматор и выходной сумматор, первый вход которого соединен с выходом первого выходного регистра, первый вход входного сумматора соединен с пр мым выходом входного регистра, блок сдвига, вспомогательныйрегистр дл кратковременного хранени констант, посто нное запоминающее устройство (ПЗУ) дл хранени констант, счетчик адреса, блок микропрограммного управлени . Известное устройство аппаратно реализует операцию вычислени функции . Быстродействие устройства при вычислении функции V ЕП Х- -не превышает времони 2,5ntcA гДе f1 - разр днсх:ть обрабатываемых операторов; i-cд - врем суммировани двух чисел на сумматоре . При реализации известного устройства необходимо ПЗУ дл хранени 2п констант, а также микропрограмм блока микропрограммного управлени 2 . Недостатком известного устройства вл етс низкое быстродействие и большие объемы дорогосто щих ПЗУ дл хранени констант и микропрограмм. Целью иэобоетени вл етс повьпиение быстродействи . Поставленна цель достигаетс тем, 4TQ в конвейерное устройство дл вычислени функции Y 6п X , содержащее входной регистр, первый входной регистр, вход ной сумматор и выходной сумматор, первый вход которого соединен с выходом первого выходного регистра, первый вход входного сумматора соединен с пр мым выходом входного регистра, дополнительно введены (2ti -2) блоков вычислени ите .рации (где П - разр дность аргумента), второй выходной регистр, выходной коммуTfTop , два элемента И, регистр результата , блок управлени и два входных коммутатора , npH4ef/ информационный вход входного регистра соединен с входом аргумента устройства, инверснь1й выход знакового разр да и пр мой выход старшего разр да входного регистра соединены соответствен но с входами первого элемента И, пр мой и инверсный выходы которого соединены соответственно с первыми и вторыми упра л ющпми входами первого и второго вход ,дьис коммутаторов, первый и второй информационные входы первого входного коммутатора соединены соответственно с пр мым и инверсным выходами jвxoднoгo регистра, первый и второй информационные входы второго входного коммутатора соединены, с входами задани констант устройства, выход первого входного коммутатора соединен с вторым входом входного сумматора , инверсный выход знакового разр да и пр мой выход старшего разр да второго выходного регистра соединены соответственно с первым и вторым ттравл ющими входами выходного коммутатора, информационные входы которого соединены с входами задани констант устройства, выход выходного коммутатора соединен с вторым входом выходного сумматора, выход котораго Соединен с информационным входом регистра результата, причем каждый блок вычислени итерации содержит два рюгистра , два коммутатора, два сумматора и элемент И, входы которого соединены с инверсным выходом знакового разр да и выходом старшего разр да первого регистра , пр мой выход которого соединен с первым входом первого сумматора, второй вход которого соединен с выходом первого коммутатора, первый и второй управл ющие входы которого соединены соответственно с инверсным и пр мым выходами элемента И и соответственно с первым и вторым управл ющими входами вто-. рого коммутатора, первый и второй информационные входы которого соединены с входами констант устройства, первый и второй входы второго сумматора соединены соответственно с выходом второго регистра и выходом второго коммутатора, первйй и второй информационные входы первого коммутатора соединены соответственно с пр мым и инверсным выходами первого регистра, выходы первого и второго сумматоров 2-го блока вычислени итерации ( i 1, 2, . .,, 2 П -3), соединены соответственно с информационными входами первого и второго регистров ( -( +1)-го блока вычислени , выходы входного сумматора и входного коммутатора соединены соответственно с информационными входами первого и второго регистров первого блока вычислени итераций, выходы первого и второго суммматоров (2ц -2)-го блока Ьычислени итераций соединены соответственно с информационными входами второго и первого выходных регистров, выход блока уп- равлени соединен с управл ющими входами всех регистров, первый и второй входы блока управлени соединены соответственно с входом задани длины массива и входом пуска устройства, причем блок управлени содержит счетчик, элемент ИЛИ-НЕ, триггер, генератор импульсов и элемент И, первый и второй входы которого соединены соответственно с выходом генератора импульсов и выходом триггера, первый и второй входы которого соединены соответственно с вторым входом блока управлени и выходом элемента ИЛИНЕ ,. вход которого соединен с выходом счетчика, вход записи которого соединен с первым входом блока управлени , счетный вход счетчика соединен с выходом элемента и выходом блока управлени . На фиг. 1 представлена блок-схема устройства; на фиг, 2 - вариант вьшолнени блока управлени . Конвейерное устройство дл вычислени фукции Y th X содержит регистр входной элемент И 2, коммутаторы 3 и 4 входные, сумматор 5 входной, блоки 6 вычислени итерации, каждый из которых содержит регистры 7 и 8, элемент И 9, коммутаторы 1О и 11 и сумматоры 12 и 13. Кроме того, устройство содержит регистры 14 и 15 выходные, элемент 16 И, коммутатор 17 выходной, сумматор 18 выходной; регистр 19 результата блок 2О управлени , входы 21 и 22 блока управлени ив выход 23 блока управлени . Блок 20 управлени содержит триггер ,24, генератор 25 импульсов, элемент И 26, счетчик 27 и элемент ИЛИ-НЕ 28. На первый и второй информационные входы второго входного коммутатора 4 подаютс константы соответственно Сп() и En (), на первый и второй- информационные входы выходног коммутатора 17 подаютс константы COOT ветственно 8п ( и 6п (1-2 Значени констант, подаваемых - на перг вый и второй информационные входы втор го коммутатора 11 каждого блока 6 вычислени итераций, указаны ниже. Алгоритм вычислени функции Y г 6 П X описываетс следующими итерационными формулами:,. -X44,X;. Y.. (-(), . 1при 1 четном 2при 4 нечетном которые при начальных значени х V О, дают после 2fl итераций . Коммутаторы 1О каждого ёлока 6 содержат две группы элементов И Han-K(i) входов, объединенных. пементом ИЛИ. Устройство работает следующим образом . В первом такте в регистр 1 поступает значение операнда в обратном коде в форме с фиксированной зап той. При помощи элементов И 2, И 16 и И 9, каждого бло ка 6 находитс знак (), который определ етс из соотношени если Х 1 } s;gn( если К 1 , Поскольку значение Х не превьпиает ДвуХ;.. OU т. е. число Х может иметь лишь один двоичный разр д дл отображени его целой части, то можно записать .a, где 01 - значение знакового разр да регистра 1; значение первого разр да регнстгра 1, обозначающего целую часть числа. ,-ie(ln Таким образом, в первом такте, если знак отрицательный, то через коммутатор 3 на сумматор 5 по сигналу с .пр мого выхода элемента И 2 проходит инверсный код содержимого регистра 1, сдвинутый на один разр д вправо, т. е. f где суммируетс со значением а через коммутатор 4 по .тому же управл ющему сигналу на входы регистра 8 первого блока 6 вычислени итерации поступает обратимый код 6п (1 ), На сумматоре 5 формируетс выражение о-Ч, , а на выходе коммута - тора 4 - выражение (1-2М. ЕСЛИ же знак д положительный, то через коммутатор 3 на сумматор 5 по сигналу с инверсного выхода элемента И 2 проходит пр мой код содержимого регисрра 1, сдвинутый на один разр д вправо, а через коммутатор 4 по тому же управл ющему сигналу на входы регистра 8 первого блока 6 поступает обратный код бп (1+2), образованный, как и код 6 Г (1 - 2 ), на информационных входах коммутатора 4 монтажным способом. На сумматоре 5 формируетс выражение Х XQ- XQ- 2, а на выходе кЪммутатора 4 - выражение Ч (1 +2 ). Во втором такте производитс запись результатов вычислени из первой ступени конвейера во торую: запись полученного на сумматоре 5 числа X/i - в регистр 7 первого блока 6 и числа с выходов коммутатора 4 - в регистр. 8 первого вычислительного блока 6. Одновременно в регистр 1 поступает.значение второго операнда. В первой ступени конвейера {гроизводит вьшолнение первой итерации над вторым операндом, аналогичное выполненной в пер-. вой итерашга над первым операндом, а во второй ступени конвейера, которой вл етс первый блок 6 вычислени итерации , вьпюлн етс втора итераци над первым операндом, и на сумматоре 12 получаетс число X 2., а на сумматоре 13 число . В третьем такте результаты вычислений , полученные во второй ступени конвейера записываютс в третью ступень, а результаты первой - во вторую. В регистр 1 поступает третий операнд. В дащ нейшем результаты предыдущих блоков поступают b последующие блоки,, а В регистр 1 поступает новый операнд и т. д., причем в каждом четном и следующем I за ним блоке промежуточные результаты с коммутатора 10 поступают на сумматор 12 со сдвигом на один разр д впра во большим, чем в |редыдущих двух блоках а в выражени х логарифмов, которые подаютс монтажным способом на коммутатор 11, степень двойки возрастает на-еди ницу. В 2П -м такте сформированное на сум маторе 13 (2 Я -2)-го блока 6 вычислеки итерации выражение записываетс в регистр 15, а содержимое знакового и первого разр да сумматора 12 (2п-2)н блока 6 переписываетс в регистр 14, ин формаци с выходов которого поступает на элемент И 16,, сигналы с пр мого и инверсного выходов которой управл ет (прохождением на суммаюр 16 значенйд ffrrd+S) или end-2) через коммутатор 17. На сумматоре 18 формируетс значение искомой функиии от первого операнда. Одновременно результаты обработки всех последующих операндов сдвигаютс на одну ступень вниз и произ водитс их обработка. В (2h + 1)-м такте на выходном регистре 19 получаетс первый результат, а в дальнейшем в каждом такте на выходе будет по$гол тьс новый результат, т. результат вычислени функции Y Гп X от первого операнда массива чисел будет по лучен через 2 п тактов, а от каждого no следующего операнда йа ссива - через один такт. Тактовые импульсы, управл юшие работой устройства генерирует блок 20 управлени Предлагаемое устройство работает по конвейерному принципу поэтому в каждом такте в.него мозкно вводить новый операнд , а на выходе получать новый резуль тат вычислени . При обработке массивов чак&л быстродействие устройства опреаеп етс дли1«льностью такта обработки данных, котора равна задержке в одной ступени конвейера устройства и определ етс выражением -см Ном где t,jjj - врем сумм1фовани на сумматоре; Ком задержка информации коммутатором . По быстродействию предлагаемое устройство значительно превосходит извест ное . В предлагаемом устройстве при обработке массивов чисел быстродействие повышено в 2-5n-t 2,5П ра,а. см -КОН Кроме того, в предлагаемом устройств ве нет необходимости хранить в ПЗУ константы , количество которых равно 2 П , поскольку они подаютс на схемы устройства монтажным способом, а также не нужно ПЗУ дл хранени микропрограмм сложного блока микропрограммного управлени , так как управление устройства осуществл етс от простого блока управлени . Предлагаемое устройство обладает вью ОКОЙ однородностью структуры, что позвол ет его реализовать в виде больших интегральных схем. Предлагаемое устройство предназначено дл применени в цифровой аппаратуре, используемой дл обработки результатов измерений релаксационных процессов, возникающих при пол ризации, а также может найти применение в других област х цифровой обработки сигналов, требующих повыценного быстродействи при вычислении логарифмической функции. Формула изобретени 1. Конвейерное устройство дл вычислени функции У 6 П X f содержащее входной регистр, первый выходной регистр , входной оумматор и выходной сумматор , первый вход которого соединен с выходом первого выходного регистра, первый вход входного сумматора соединен с пр мым выходом входного регистра, отличающеес тем, что, с Целью повьпиени быстродействи , в него введены (2 П - 2) блоков вычислени итерации (где П - разр дность аргумента), вто рой выходной регистр, выходной коммутатор , два элемента И, регистр результата, блок управлени и дю входных коммутатора , причем информационный вход входного регистра соединен с входом аргумента устройства, инверсный выход знакового разр да и пр мой выход старшего раз|р да входного регистра соединены соответственно с входами первого элемента И, пр мой и инверсный выходы которого соединены соответственно с первыми и вторыми управл ющими входами первого и второго входнь1Х коммутаторов, первый и второй информационные входы первого входного коммутатора Соединены соответственно с пр мым и инверсным выходами входного регистра, первый и второй информационные входьг второго входного коммутатора соединены с входами задани констант устройства, выход первого входного коммутатора соединен с вторым входом входного сумматора, инверсный выход знакового разр да и пр мой выход
старшего разр да второго выходного регистра соединены соответственно с первым и вторым управл ющими входами выходного коммутатора, информационные входы которого соединены с входами за- 5, Дани констант устройства, выход выходного коммутатора соединен с вторым входом выходного сумматора, выход которого соединен с информационным входом регистра результата, , причем каждый блок вы-О числени итерации содержит два регистра, два коммутатора, два сумматора и элемент И, входы которого соединены с инверсным выходом знакового разр да и выходом старшего разр да первого регистра, 15 пр мой выход которого соединен с первым входом первого сумматора, второй вход которого соединен с выходом первого коммутатора, первый и второй управл ющие входы которого соединены соответст- 20 венно с инверсным и пр мым выходами элемента И и соответственно с первым и вторым управл ющими входами второго коммутатора, первый и второй информационные входы которого соединены с вхо- 25 дами констант устройства, первый и второй входы второго сумматора соеданены соответственно с выходом второго регистра и выходом второго коммутатора, первый и второй информационные входы первого зо коммутатора соединены соответственно с пр мым и инверсным выходами первого регистра, выходы первого и второго сумматоров чо блока вычислени итерации ( d 1, 2,...} 2 П -3) соединены соот- ,. ветственно с информационными входами первого и второго регистров (4 + 1)-го блока вычислени итераций, выходы вход-
кого сумматора и входного коммутатора соединены соответственно с информационными входами первого и второго регистро первого блока вычислени итераций, вы- ходы первого и .второго сумматоров (2г1-2)-го блока вычислени итераций соединены соответственно с информационными входами второго и первого выходных регистров, выход блока управлени соединен с управл ющими входами всех регис-рров , первый и второй входы блока управлени соединены соответственно с входом задани длины массива и входом пуска устройства.