SU955088A1 - Устройство дл вычислени скал рного произведени двух векторов - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и может быть применено в качестве спецпроцессора в комплексе с цифровой вычислительной машиной дл  оперативного вычислени  скал рного произведени  двух п-мерных векторов, например, в системах автоматического управлени  динамическими объектами, математические модели которых представл ютс  в виде ,ц совокупности сумм парных произведений .

Известно устройство дл  вычислени  суммы парных произведений, содержащее сумматор, регистры множи- ,5 мого и множител , выходы которых соединены с входами квадратной матрицы и 13 одноразр дных модулей сложени , зы,ходы суммы всех строк которой, кроле последней строки и первого столб- 20 ца, соединены с вторыми суммирующими входами одноразр дных модулей слокени  старшей строки и младшего столбца , а выход переноса каждого одноразр дного модул  сложени  первого столбца всех строк, кроме последней, соединены с первым суммирующим входом соответствующего одноразр дн го модул  сложени  первой строки l .

Недостатком известного устройства  вл ютс  ограниченные функциональные возможности из-за того, что в устройстве реализуетс  сумма парных произведений только одного знака, а также низкое быстродействие и надежность вычислений.

Наиболее близким по технической сущности к изобретению  вл етс  устройство , содержащее сумматор, регистры множимого и множител , матрицу одноразр дных модулей сложени , блоки элементов И и элемент ИЛИ, причём информационные входы первого блока элемента И соединены с инверсными входами регистра множимого, а выхо-ды - с вторыми входами сумматора 2 .

Недостатком, данного устройства  вл етс  достаточно низкое быстродействие , определ емое тем, что вычислительный процесс организован в виде последовательности шагов, и относительно невысока  надежность вычислений из-за того, что в устройстве не организован контроль вычислительного процесса. Цель изобретени  - повышение быстродействи  и надежности устройства Поставленна  цель достигаетс  тем 4to в устройство, содержащее группу элементов И, элемент ИЛИ, регистр и сумматор, введены вычитатель, сумматор-вычит .атель, элемент И, сум матор по модулю два, триггер и одновибратор , причем группа элементов И образует матрицу, каждый т-й столбец которой ( ,2.. ., состоит из п элементов И, первые входы элементов И i-ro .столбца матрицы объединены и подключены к i-му входу первой группы входов устройства., вторые входы j-х-элементов И (,,.,r каждого столбца матрицы объединены и подключены к j-му входу второй rpy пы входов устройства, выходы элементов И каждой t-ой строки матрицы сое динены с входами 1-го разр да (,2 ... 2п-1) сумматора, выход которого подключен к первому входу (t+2)-ro разр да сумматора-вычитател , первые входы первого и второго разр дов которого подключены соответственно к нулевому входу устройства и к выходу переноса старшего разр да сумматора , вторые входы каждого разр да сумматора-вычитател  и вход переноса младшего разр да подключены к выходу сумматора по модулю два, первый и второй входы которого подключены соответственно к знаковым входам первой и второй групп входов устрой-; ства, первый выход S-ro разр да ( ,2,.. .,2п+1) сумматора-вычитател  соединен с первым входом S-ro разр да вычитател  и информационным входом 5-го разр да регистра,выход которого подключен к S-му выходу груп пы выходов устройства, второй вход S-ro разр да вычитател  подключены к втором выходу S-ro разр да сумматора-вычитател , выход S-ro разр да регистра подключен к третьим входам S-x разр дов сумматора-вычитател  и вычитател , п(рвый управл ющий вход каждого S-ro разр да регистра к выходу одновибратора, к выходу регистрации конца переходного процесса устройства и к первому входу элемента ИЛИ, выход которого подключен к нулевому входу триггера, вход обнулени  устройства подключен к второму управл ющему входу каждого 5-го разр да регистра и к второму входу элемента ИЛИ, выход S-ro разр да вычи-.-тател  подключен к 5-му входу элемента И, (5+1)-ый вход которого соединен с единичным выходом триггера, выход элемента И соединен с входом одновибратора, единичный вход триггера подключен к входу запуска устройства . Кроме того, в устройстве каждый разр д сумматора-вычитател  содержит одноразр дный сумматор и сумматор по модулю два, выход которого подключен к первому входу одноразр дного сумматора и второму выходу разр да сумматора-вычитател , первый выход разр да которого соединен с выходом сумMbj одноразр дного сумматора, второй вход которого, первый и второй входы сумматора по модулю два  вл ютс  соответственно третьим, вторым и первым входами разр да сумматора-вычитател , вход и выход переноса которого соединены соответственно с входом и выходом переноса одноразр дного сумматора. Каждый разр д вымитател  содержит полусумматор, два сумматора по модулю два, элемент И и элемент ИЛИ, выход которого  вл етс  выходом заема разр да вычитател , вход заема которого соединен с первым входом полусумматора , выход переноса которого подключен к.первому входу элемента ИЛИ, второй вход которого соединен с выходом элемента И, первый вход которого подключен к выходу суммы полусумматора и к первому входу первого сумматора по модулю два, второй вход которого  вл етс  первым входом разр да вычитател , второй вход разр да которого соединен с вторым входом полусумматора, выход первого сумматора по модулю два, соединен с вторым входом элемента И. и с первым входом второго сумматора по модулю два, выход которого  вл етс  выходом разр да вычитател , третий вход разр да которого соединен с вторым входом второго сумматора по модулю два. На фиг. 1 приведена схема устройства дл  случа , когда (п - разр дность входного кода, включа  зн ковый разр д); на фиг. 2 - схема разр да сумматора-вычитател ; на фиг. 3 - схема разр да вычита тел .. Прин ты следующие обозначени : группа 1 элементов И, сумматор 2, сумматор-вычитатель 3, вычитатель k регистр 5, элемент И 6, элемент ИЛИ 7, сумматор 8 по модулю два, триггер 9 одновибратор 10, перва  группа входов Ир- 1Ц устройства, втора  группа входов 12о - 124 Уст ройства, группа выходов 13о 13g, элементы И , одноразр дные сумматоры 15, разр ды 16 сумматора-вычитател , разр ды 17 вычитател , разр ды 18 регистра, полусумматор 19, од норазр дный сумматора 20, сумматоры 21-23 по модулю два, элемент ИЛИ 2 и элемент И 25. Работу устройства рассмотрим на примере определени  скал рного произведени  21 ( ,двух векторов х,у или .--. 2:,,-i-1.2,.--, (1) предварительно представленного в раз РЯД14ОЙ форме в нижеприведенном виде . ..,i, (г)

разр дные векторы, представл ющие собой разр дное изображение компонент y;Z векторов x,z соответственно;

V X;

разр дна  матрица , представл юща  собой изображение компоненты Х; вектора X при

-ir-I..-.-W,

(6)

j 1,2i.. n,

j

где P; значение заема из j-ro разр да;

значение принимающее 1,

L; если в J-OM разр де - выражение (З) операци  выполнена правильно, и О в ПРОтивном случае,

Claims (2)

1. Знак произведени  , 1-х компонент векторов X,Y определ етс  при этом в соответствии с выражением , г. (7) 88 Выражение 2 в развернутом виде при запишем 1,2..m Значение каждого разр да разр дного вектора в соответствии с ( 3) определ етс  i-1 1 i-2 г JH 1 1 ly.ii.,. .i.y,младших с учетом единиц переноса из разр дов или , (5) .;.,Z;, i 1.2,, i где S; -.булева сумма выражени  t ...+ ,определ етс  с учетом единиц переноса из младших разр дов выражени  (3). Контроль вычислительного процесса реализуетс  путем вычислени  в соответствии с выражением С 51 зна- чени  г.Добозначим его,,)м сравнени  го с заданным значением {сбозначим его z,, ),.что дости -аетс  путем иодеАи-. ровдни  в каждом разр де выражени  (3) следующей системы логических урав нений: i(S) it , i i i ) j i i .R..e,,,.,R;Z.R;, Момент фиксации конца переходног процесса определ етс  J тогда, когд конъюнкци  значений L,, ,2,..n в выражении 1б1 равна единице, т.е. л г 1 (8) ... . .. Ь. I Работа уст ройства происходит сле дующим образом. На вход обнулени  устройства подаетс  импульс, благодар  чему регистр 5 и триггер 9 устанавливаютс  в нулевое состо ние. После этого на входы 11 устройства, т«е. разр д 11о, 11... 114, и входы 12, т.е. разр ды 12 о, 12... 124,подаютс  со ответственно значени  разр дов соответствующих компонент векторов X, и в схеме идет переходной процесс. В это врем  на вход запуска устройства подаетс  импульс, устанавливающий , триггер 9 в единичное состо ние . После окончани  переходного процесса на выходе сумматора 8 по моду лю два образуетс  нулевой сигнал, если произведение компонент по ложительно, и единичный - в противном- случае, который поступает на вход .сумматора-вычитател  3 и настр ивает его на реализацию суммы или вычитани  соответственно. На выходе одноразр дных сумматоров 15 сумматора 2 в соответствии с выражени ми ( 3) Л ) (5 ) образуютс значений разр дов булевых сумм, которые поступают на входы разр дов 16 суммат ра-вымитател  3, на третьи входы ко торых поступают значени  компонент с выходов разр дов 18 регистра 5. В сумматоре-вычитателе 3 в соответствии с выражени ми (4)ДЗ образуютс  значени , которые поступают на первые входы разр дов 18 регистра 5 и на первые входы соответствующих , разр дов 17 вычитател  4, на вторые и третьи входы которых поступают соответственно значени  S, и Z.j , При этом поступает с второго выхода соответствующего раз р да 16 сумматора-вычитател  и равно 5;,, если ЗпХ.;У положительный и 5 , если знак -произведени  отрицательный . В каждом разр де вычитател в соответствии с выражением (6.J вычитаетс  значение компоненты и срав ниваетс  с заданной компонентной. Если ОНП1 равны, то нз выходе разр да вычитател  образуетс  единичный си нал .поступающий на вх.:д элемента И 6. В том случае, когда на всех выходах разр дов 17 вычитател  k образуютс  единичные сигналы, что ха-. рактеризует правильность выполнени  операции и.конец переходного процесса в соответствии с выражением 18), на выходе элемента И 6 образуетс  единичный сигнал, которым запускаетс  одновибратрр 10. Одновибратор 10 вырабатывает импульс, которым по переднему фронту реализуетс  запись в регистр 5 значений Z... , и устанавливаетс  триггер 9 в нулевое состо ние. Кроме того., импульс поступает на выход регистрации конца переходного процессора в устройстве характеризу  тем самым готовность устройства к реализации суммы произведени  следующей пары компонент векторов . При по влении импульса на выходе регистрации конца переходного. . процесса в устройстве на входы подаетс  очеред1:1а  пара компонент векторов , а на вход запуска устройства единичный сигнал установки триггера 9 в единичное состо ние, после чего вычислительный процесс происходит аналогиччо вышеописанному. -Таким образом , через m тактов на выходе регистра 5 и соответственно выходах 13 образуетс  в соответствии с выражени ми (2) , (З) значение Z,, равное скал рному произведениюдвух векторов . Сумма m парных произведений реализуетс  за m тактов, т.е. накопление произведени  двух компонент за один такт. При этом, учитыва , что устройство  вл етс  комбинационным с регистрацией конца переходного процесса в схеме т.е. асинхронным), длительность одного такта  вл етс  « переменной и определ етс  величиной компонент векторов. Благодар  этому в случае равноверо тного поступлени  всевозможных значений компонент векторов быстродействие устройства увеличиваетс  приблизительно вдвое так как в этом случае длительность такта изменени  в общем случае от нул  до максимума. Кро,ме того, увеличиваетс  надежность вычислений благодар  частичной проверке вычислительного процесса , котора  реализуетс  в соответствии с выражением 6 Формула изобретени  1. Устройство дл  вычислени  скал рного произведен и  двух векторов, содержащее группу элементов И, элемент ИЛИ, регистр и сумматор, отличающеес  тем, что, с целью повышени  быстродействи  и надежности , в него введены вычитатель сумматор-вычитатель, элемент И, сумматор по модулю два, триггер и одновибратор , причем группа элементов И образует матрицу, каждый i-й столбец которой ( ,2,,. .,п) состоит из п элементов И, первые входы элементов И 1-го столбца матрицы объединены и подключены к -му входу первой группы входов устройства, вторые входы J-X элементов И (,2,..n каждого столбца матрицы объединены и подключены к J-му входу второй группы входов устройства, выходы элементов И каждой -й строки матрицы соединены с входами 1-го разр да ,2,,. ,,2п-1) сумматора, выход которого подключен к первому входу (t+2)-ro разр да сумматора-вычитател , первые входы первого и второго разр дов которого подключены соответственно к нулевому входу устройства и к выходу переноса старшего разр да сумматора вторые входы каждого разр да сумматора-вычитател  и вход переноса младшего разр да подключены к выходу сумматора по модулю два, первый и второй входы которого подключены соответственно к знаковым входам первой и второй групп входов устройства, первый выход S-ro разр да ( ,2,.. .,2п+1) сумматора-вычитател  соединен с первым входом S-ro разр да вычитател  и информационным входом S-ro разр да регистра, выход которого подключен к S-му выходу гру пы выходов устройства, второй вход S-ro разр да вычитател  подключен к второму выходу S-ro разр да сумматоравычитател , выход S-ro разр да регистра подключен к третьим входам S-x разр дов сумматора-вычитател  и вычитател , первый управл ющий вход каждого S-ro разр да регистра подключен к выходу одновибратора, к выходу регистрации конца переходного процесса устройства и к первому входу элемента ИЛИ, выход которого подключен к нулевому входу триггера, вход обнулени  устройства подключен к второму управл ющему входу каждого S-ro разр да регистра и к второму входу элемента ИЛИ, выход S-ro разр  да вычитател  подключен к S-му входу элемента И, ()-й вход которо8 . . ,10 го соединен с единичным выходом триггера , выход элемента И соединен с входом одновибратора, единичный вход триггера подключен к входу запуска устройства. 2.Устройство поп.1,отли;ч а 10 щ е е с   тем, что каждый разр д сумматора-вычитател  содержит одноразр дный сумматор и сумматор по модулю два, выход которого подключен к первому входу одноразр дного сумматора и второму выходу разр да сумматора-вычитател , первый выход разр да которого соединен с выходом суммы одноразр дного сумматора, второй вход которого, первый и второй входы , сумматора по модулю два  вл ютс  соответственно третьим, вторым и пер ,вым входами разр да сумматора-вычитател , вход и выход переноса которого соединены соответственно с входом и выходом переноса одноразр дного сумматора. 3.Устройство по п.1,о т л и - , чающеес  тем, что каждый разр д вычитател  содержит полусумматор , два сумматора по модулю два, элемент И и элемент ИЛИ, выход которого  вл етс  выходом заема разр п да вычитател , вход заема которого соединен с первым входом полусумматора , выход переноса которого подключен к первому входу элемента ИЛИ, второй вход которого соединен с выходом элемента И, первый вход которого подключен к выходу суммы полусумматора и к первому входу первого сумматора по модулю два, второй вход которого  вл етс  первым входом р да вычитател , втррой вход разр да которого соединен с вторым входом полусумматора, выход первого сумматора по модулю два соединен с вторым входом элемента И и с первым входом второго сумматора по модулю два, выход которого  вл етс  выходом разр да вычитател , третий вход разр да которого соединен с вторым входом второго сумматора по модулю два. Источники информадии, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № i 80077, кл. G Об F 7/50, 1973.
2. 2.Авторское свидетельство СССР № 561963, кл. G 06 F 7/52, 1975 (прототип).