SU1515161A1

SU1515161A1 - Устройство дл умножени

Info

Publication number: SU1515161A1
Application number: SU884360879A
Authority: SU
Inventors: Юрий Александрович Баран; Александр Антонович Шостак
Original assignee: Предприятие П/Я М-5339
Priority date: 1988-01-06
Filing date: 1988-01-06
Publication date: 1989-10-15

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при разработке быстродействующих устройств дл умножени чисел, представленных в дес тичной системе счислени . Цель изобретени - сокращение количества оборудовани , требуемого на реализацию устройства. Устройство содержит регистры 1 и 2 соответственного множимого и множител , регистр 3 произведени , узлы 4 преобразовани двоично-дес тичного кода в двоичный, матрицу узлов 5 умножени , узлы 6 двоичного суммировани , узлы 7 преобразовани двоичного кода в дес тичный и дес тичный сумматор 8. 1 ил.

Description

(Л

СП

ел

Од

Изобретение относитс к вычислительной технике и может быть использовано при разработке быстродействующих устройств дл умножени чисел, представленных в дес тичной системе счислени . Оно также может быть эффективно использовано в качестве основы при разработке универсального устройства дл умножени двоичных и дес тичных чисел.

Цель изобретени - сокращение количества оборудовани , требуемого на реализацию устройства.

На чертеже приведена структурна схема устройства дл случа , когда

-г .

где N - число дес тичных

разр дов сомножител , q - число дес тичных разр дов, объедин емьгх в группу дл преобразовани в двоичный код.

Устройство содержит N-разр дные регистры 1 и 2 соответственно множимого и множител , 2N-paзp дный регистр 3 произведени , узлы 4 преобразовани дес тичного кода в двоичньй, матрицу узлов 5 умножени , узлы 6 двоичного суммировани , узлы 7 преобразовани двоичного кода в дес тичньй и дес тичный сумматор 8.

Устройство работает следующим образом .

В регистры 1 и 2 множимого и множител одновременно или последовательно во времени загружаютс дес тичные сомножители в двоично-дес тичном коде (например, в коде 8421). После этого в узлах 4 преобразовани дес тичного кода в двоичньй группы разр дов сомножителей по q дес тичных разр дов в каждой преобразуютс в двоичный код который далее поступает на входы со- ответств ующих узлов 5 умножени , на выходах которых образуютс всевозможные произведени значений двоичных кодов преобразованных групп множимого и множител . Полученные произведени далее подаютс на входы соответствующих узлов 6 двоичного суммировани с учетом весов их разр дов, в которых осуществл етс их быстрое двоичное суммирование. Получившиес при этом на выходах узлов 6 суммировани двоичные результаты пост5тают на входы соответствующих узлов 7, где производитс преобразование двоичного кода в дес тичный. Первьй и последний узлы 7 преобразуют двоичные значени ре- зультатов, полученных на выходах пер

5

0

5 0

.Q 55

вого узла 5 первой строки матрицы и последнего узла 5 последней строки матрицы, в дес тичный код соответственно . Дес тичные числа с выходов узлов 7 преобразовани двоичного кода в д ес тичный подаютс на равновесные входы дес тичного сумматора 8, а об- разованньй на его выходе результат и q младших разр дов первого узла 7 записываютс в регистр 3 произведени с учетом весов их разр дов.

Claims

Формула изобретени

Устройство дл умножени , содержащее регистры множимого, множител и произведени , матрицу узлов умножени , узлы двоич 1ого суммировани , узлы преобразовани двоичного кода в дес тичный и дес тичный сумматор, причем входы к-гоузла двоичного сЗг мировани (к

1 -Л N Г „ .. 1,...,21 - число дес тичных

разр дов сомножител , q - число разр дов дес тичных сомножителей, объедин емых в группу дл преобразовани в двоичный код, принимает целочисленные

о 1 N Г значени в интервале 2 : q ;

J q L

хГ - цела часть числа больше либо равного х) соединены с выходами i-x узлов умножени j-x строк матрицы

-ь-Ш--Ш- k+2), выходы первого узла умножени первой строки матрицы, узлор двоично- ,го суммировани с первого по

.„1 N Г v „ TNT

(2-3)-и и -го узла умножени

I.N Г „

И-1 -и строки матрицы соединены с ,J q L

входами узлов преобразовани двоичного кода в дес тичный с первого по

(21-1)-й соответственно, выходы

узлов преобразовани двоичного кода в дес тичный, за исключением выхода q младших разр дов первого узла, соединены с равновесовыми входами дес тичного сумматора, выход q младших разр дов первого узла преобразовани двоичного кода в дес тичный соединен с входами q младших разр дов регистра про1: ведени , входы старших разр дов которого соединены с.равновесовыми выходами дес тичного сумматора, отличающеес тем, что, с целью сокращени количества оборудовани , в устройство введены 2

-Ц

лов преобразовани дес тичного кода в двоичный, причем первые входы узлов, умножени каждой строки матрицы объединены и соединены с соответствующими выходами первой половины узлов преобразовани дес тичного кода в двоичный, входы которых соединены с соответст- Q

Q

61

вующими группами выходов регистра множител , вторые входы узлов умножени каждого столбца матрицы объединены и соединены с соответствующими выходами второй половины узлов преобразовани дес тичного кода в двоичный, входы которых соединены с соответствующими группами выходов регистра множимого .