SU813286A1 - Устройство дл спектральногоАНАлизА - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ СПЕКТРАЛЬНОГО АНАЛИЗА

Изобретение относитс  к .цифровой вычислительной технике и может быть использовано при создании специализированных вычислительных машин дл  спектрального анализа процессов и сигналов, имитаторов случайных процессов с заданными управл емыми спект Рсшьными характеристиками, вычислительно-моделирующих комплексов дл  испытаний изделий на вибрационные, ударные, электрические, и другие воздействи , навигационных и радиолокационных систем слежени  и обнаружени  Известно устройство дл  спектрального анализа, которое позвол ет получить спектр или спектр мощности про цессов и сигналов в одной из базисных систем функций. Оно обеспечивает вычислени  оценок спектральных характеристик в классической системе тригонометрических функций одним из на иболее быстродействукхцих способов быстрым преобразованием Фурье ИЗ Известны другие устройства, котоуы& позвол ют получить оценки спектра или спектра мощности в системе базисных функций Уолша и в основу их работы положен способ преобразовани  Уолша. Существенными признаками устройства ii  вл ютс  применение блока задани  систекы базисных функций в виде функционального генератора или долговременной пам ти, осуществл ющий формирование в заданные моменты времени выборочные значени  безисных функций в частности, тригонометрических или функций Уолша, арифметического блока, включающего в себ  блок умножени  и сумматор, блока управлени , 1регламентирУн)щего взаимодействие всех структурных узлов устройства. Недостаток известного устройства св зан с невозможностью получени  непосредственно по реализации процесса спектра мощности Уолша. Наиболее близким по технической сущности к предлагаемому  вл етс  анализатор, содержащий блок вычислени  коррел ционной функции, сумматор , два переключател , блок пам ти , блок вычислени  спектра мощности Фурье, счетчик и триггер. Устройство обеспечивает вычисление спектра мощ ности Фурье процесса и его коррел ционной функции 2. Недостатками таких устройств дл  спектрального анализа, присущим в полной мере к известному  вл етс  принципиальна  невозможность получени  спектра мощности Уолша непосредственно из спектра мощности Фурье, т.е. ограничение функциональных возможностей , что не позвол ет решить р д задач в услови х, когда исходный (анализируемый) процесс недоступен дл  анализа, но его характеристики известны априори и заданы в виде спектра мощности Фурье, а также невозможность вычислени  отдельных, заданных компонент спектра мсндности : Уолша. Цель изобретени  - расширение функ циональных возможностей за счет получени  спектра мощности Уолша по известному спектру мощности Фурье. Поставленна  цель достигаетс  тем что в устройство дл . спектрального анаипиза, содержащее счетчик, первый вход которого  вл етс  первым входом устройства, второй вход счетчика объединен с первым входом сумматора, первый выход счетчика подключен ко входу первого триггера, блок вычисле ни  спектра мощности Фурье, вход которого  вл етс  вторым входом устрой ства, а выход соединен с первым входом первого блока пам ти, второй вхо которого  вл етс  третьим входом уст ройства, введены дешифратор, формиро ватель адреса и блок синхронизации, два блока пам ти, два блока формировани  дополнительного кода, блок эле ментов И, второй триггер, блок элементов ИЛИ, переключатель и блок умножени , входы которого подключены соответственно к выходу первого блок пам ти и к выходу блока элементов ИЛИ, входы которого подключены соответственно к выходам второго и треть го блоков пам ти, входы которых подключены соответственно к первому и второму выходам переключател , входы которого соединены соответственно с выходом второго триггера и с первым выходом Первого и второго блоков формировани  дополнительного кода, вторые входы которых соединены соответственно .с и вторым входами блока элементов И, входы первого бло ка формировани  дополнительного кода подключены соответственно к выходу счетчика и к выходу первого триггера входы второго блока формировани  дополнительного кода соединены соответ ственно с выходом формировател  адре са, и с выходом первого триггера, тр тий вход первого блока пам ти подклю й чей к выходу формировател  адреса, вход второго триггера соединен с вы ходом блока элементов И, выход блока умножени  соединен со вторым входом сумматора. На чертеже представлена структур-на  схема устройства. Устройство содержит счетчик 1, де шифратор 2, формирователь 3 адреса, блок 4 синхронизации, первый 5 и второй б триггеры, первый 7 и второй 8 блоки формировани  дополнительного кода, блок 9 элементов И, переключатель 10, блок 11 вычислени  спектра мощности Фурье, первый 12, второй 13И третий 14 блоки пам ти, блок 15 элементов ИЛИ, блок 16 умножени , сумматор 17. Первые входы устройства и счетчика 1 соединены между собой, второй вход последнего подключен к выходу блока 4 синхронизации и второму isxoду сумматора 17, первый выход подключен ко входу дешифратора 2 и второму входу первого блока 7 формировани  дополнительного кода, а второй выход соединен со входом первого триггера 5 , вход которого подключен к первым входам первого 7 и второго 8 блоков Формировани  дополнительного кода, первые выходы которых соединены с первым и вторым входами блока элементов И 9, а вторые выходы подключены к первому и третьему выходам переключател  10 соответственно, первый и второй выходы последнего подключены коВходам второго 13 и третьего 14 блоков пам ти соответственно, соединенными выходамисоответственно с первым и вторым входами блока 15 элементов ИЛИ; выход которого подключен к первому входу блока 16 умножени , который вторым входом подключен к выходу первого бЛока 12 пам ти, а выходом подключен к первому входу сумматора 17, включенного последовательно с выходом устройства, .дешифратор 2, формирователь 3 адреса и блок 4 синхронизации соединены последовательно , причем вход последнего подключен ко вторым входам второго блока 8 формировани  дополнительного кода и первого блока 12 пам ти, вход блока 11 вычислени  спектра мощности Фурье соединен со вторым входом устройства , а выход подключен кпервому входу первого блока 12 пам ти, соединенного третьим входом с третьим входом устройств.а, конъюнктор 9 и второй триггер 6 соединены последовательно, причем выход последнего подключен ко второму входу переключател  10. Счетчик 1 предназначен дл  формировани  последовательностей номеров г вычисл емых- коэффициентов спектра мощности Уолша. Начальное состо ние счетчика, т.е. первый номер г, с которого необходимо начать вычислени , записываетс  с первого входа устройства , а изменение состо ни  счетчика на единицу выполн етс  по импульсу, пбступакрщему на его второй вход. Разр дность счетчика m определ етс  максимальн:1 м количеством пересчитываемых спектральных компонент (т-1) младших разр дов счетчика подаетс  на первый его выход, а старший разр д - на второй выход, в процессе функционировани  устройства состо ние счетчика 1 определ ет номер цикла . Начальный номер цикла определ -чтс  начальным состо нием счетчика Дешифратор 2 осуществл ет управле йие работой формировател  3 адреса и функционирует в соответствии с выражением Y R fef)ffi l2---i) геЬ,,- -) где - выходной (т-1) - разр дны двоичный код/ (2 г), R (2г-1) (т-1) - старших разр дов кодов Гре  соответственно от четных и нечетных номеров г коэффициентов спектра мощности Уолша. Формирователь 3 адреса предназначен дл  формировани  адресов дл  пер вого 12, второго 13 и третьего 14 блоков пам ти путем формировани  пос ледовательности кодов при фиксирован ном коде на входе, т.е. в процессе функционировани  устройства входному преобразованному коду номера цикл ставитс  в соответствие р д номеров тактов, формируелих на выходе. Номера тактов св заны функциональной зависимостью , определ емой законом работы , преобразовател  3 кода. Блок 4 синхронизации обеспечивает работу счетчика 1, задание очеред ного номера цикла и выдачу информаци из сумматора 17 на выход устройства по концу цикла. Первый 5 и второй б триггеры пред назначены дл  управлени  работой пер вого 7 и второго 8 блоков формировани  дополнительного кода и переключа тел  10 соответственно. Первый триггер 5 соединен своим установочным вх дом со старшим г разр дом счетчика i второй триггер 6 подключен установоч ным входом через конъюнктор 9 к первым младшим разр дам кодов k и г. . Первый 7 и второй 8 блоки формиро вани  дополнительного кода предназна чены дл  преобразовани  в соответствии с управл ющим сигналом на первом входе поступающих на вторые входы кодов в адреса дл  второго 13 или третьего 14 блоков пам ти/ старшие разр ды сформированных кодов подаютс  на входы переклю1чател  10, а первые разр ды подключены ко входам конъюнктора 9. Получение дополнитель ного кода числа первым 7 и вторым 8 блоками формировани  дополнительного кода может быть выполнено по любому из известных методов .ч Блок 9 элементов И выполн ет операцию логического умножени  над первыми (младшими) разр дами кодов, фор мируелвлми первым 7 и вторым 8 блоками формировани  дополнительного кода Переключатель 10 обеспечивает коммутацию и группировку поступающих на первый и второй входы кодов в соответствии с управл ющим сигналом на третьем входе в цел х формировани  адреса дл  второго 13 или третьего 14 блока пам ти. Группировка осуществл етс  в соответствии с заданным законом коммутации. Блок 11 вычислени  спектра мощноети Фурье предназначен дл  получени  козффициентов спектра мощности процесса , поступсшхцего на его вход со второго входа устройства, ;io любому из известных способов (пр мой, метод преобразовани , быстрые алгоритмы, через коррел ционные функции и т.д.); Первый блок 12 пам ти предназначен дл  приема с выхода блока 11 вычислени  спектра мощности Фурье или с третьего входа устройства и хранени  коэффициентов спектра мощности Фурье в. естественном пор дке, т.е. первый коэффициент - в первой  чейке пам ти, второй - во второй  чейке и т.д. Второй 13 и третий 14 блоки пам ти предназначены дл  хранени  матрицы  дра преобразовани  в соответствии с прин той процедурой упаковки (адресации ). В каждом из блоков пам ти хранитс  часть общей матрицы  дра преобразовани . Эти части матрицы упаков .аны (специально организованы) с целью устранени  избыточной информадии. Блок элементов ИЛИ 15 выполн ет передачу на выход считанных со второго 13 или третьего 14 блоков пам ти кодов. В операционную часть устройства вход т блок 16 умножейи , выполн ющий перемножение поступающих на.первый и второй его входы кодов, сумматор 17 (накапливаквдего типа), обеспечивающий передачу на выход результатов операщий (в конце цикла работы устройства) по низкому уровню напр жени  на- втором его входе. Формирователь 3 адреса и переключатель 10 имеют особенности схемных решений.и функционировани . Формирователь 3 содержит (т-1) схему преобразовани , Ка1жда  из которых преобразует входной (m-l) - разр дный код в последовательность кодов по соотношению Yi 24t2e.-i),1 1,2 ... где Y4 - функционально-св занна  и определ ема  параметром j f последовательность кодов, j - номер разр да, в котором записана единица во входном двоичном коде, определ ющий номер схемы формировател  адреса, j в 1,2,... т-1. В табл. 1 по сн етс  работа формировател  адреса всех возможных комбинаций входных кодов. Каждое число последовательности  вл етс  номером такта работы устройства длина послеовательности определ ет длительность икла. Признаком конца цикла  вл втс  нулевой код, формируемый в конце каждой последовательности. Таблица 1 Г-----1- Вход схемы . 0001 1,3,5,...,(п-1),0 100. , .0010 2,6,10,...,(п-2),0 200., .0100 4,12,20, ...., {п-4), 300.. „im-2 10. . .0 Таким обра:зом, формирователь адре са кода формирует заданную последова тельность кодов; соответствующую дан . ному кодовому набору на входе. Нс1Иболее простым схемным решением формировател  3  вл етс  реализаци  его в виде комбинационного логического блока, синтезированного по любому из известных методов синтеза ко нечных автоматов. Переключатель 10 выполн ет группировку двух кодов, поступак дих на первый и третий его входы, в один (2т-3) разр дный код и работает в двух режимах в зависимости от управл ющего сигнала на втором его входе. Первый режим определ етс  высоким логическим уровнем напр жени  на втором входе, при этом выполн етс  группировка кодов, поступающих на первыйи третий входы в соответствии :; выражением 1) Km Km-1 -. . Ini-l- V-a , (i) где ....K - двоичный код числа К (номера такта ) на третьем входе; г ,.... г, - двоичный код числа (номера цикла) на первом входе ( 2т-3) - разр дный код адреса D передаетс  при этом на первый выход -переключа тел  10. Второй режим переключател  10 определ етс  низким логическим уровнем напр жени  на втором входе и обеспечивает группировку входных кодов в виде Ь Кш K,m-1-.. W где (2т-3) - разр дный код адреса 0 передаетс  на второй вы ход. Конструктивно переключатель 10 может представл ть собой логическую комбинационную схему. В основу функционировани  предлагаемого устройства положен р д матет матических соотноиений св зи спектро мощности Фурье (СМФ) и Уолша (СМУ), а также некоторые свойства матрицы  дра преобразований. Известно, что спектры мощности Фурье и Уолша св заны соотношением . ) 5: Рр1к)/Лкг( 5) где /Ар/ - матрица  дра преобразова ни . Известный метод вычислени  эЛементов матрицы  дра преобразовани  обладает существенным недостатком: матрица не имеет симметричных блоков, что требует вычислени  или хранени  в пам ти всех (п-1) X (п-1) элементов. В предлагаемом изобретении получены соотношени  дл  вычислени  элементов матрицы  дра преобразовани , при этом матрица получаетс  инверсно-симметричной относительно центрального вертикального столбца, а получаемые результаты численно совпадают с известными . Элемент экг матрицы Ацг вычисл етс  по формуле п f2 S ii lLii l l. (251«9.i(25-l)l§(9H25bK2 -)} где g/(p) i-ый разр д кода Гре , образованный от числа А кг. Тогда квадратную матрицу АКГ (п-1)-(п-1) элементов можно записать в виде Q 0. о an О... 00-1(-1) О 000 сцб i(n-i) о С1(н-1иС a(n-i)iOQ(n-i)50.-.0 Q(n-iKii--i) Матрицу  дра преобразовани  характеризуют следующие свойства согласно (6). Матрица  вл етс  разреженной (слабозаполненной ), т.е. количество нулевых элементов превышает величину (п-1). Матрица  вл етс  инверсно-симметричной относительно столбца с номеров п/2, т.е. (И-к)(и-1-) -Например , (KH--i); и 111-1)1и-з Разработанный дл  устройства метод упаковки матрицы А кг заключаетс  в разбиении ее на две матрдаы: перва  из них AKV- -размерности п/2 х п/4 составлена из элементов матрицы А КС следующим образом. Чпл а, .. .а-,(и/г--( Оъ- 0)5 QjS ) (п-л)1 a{n-i)3 аси--1 5.-cnn-i)tf,%-i) Втора  матрица А размерности п/4 х д п/4 имеет структуру огг О 016 О 1,0 О С1б2 а ClggQiib Ct6,io-. а(и-г)1 a(n-4W а1и-7)(/г) Упор дочим матрицы f и . п тем введени  новой инде1 сации -aoWaM) Оцо aHi,.,ai(A,--i 0(-1 )о 15-Ь-а(а-1)1.1 C(oi OOI-- Q() On ct-it.-QiC-) a()i q(j,-i)i.-qQ-iK 1 ,l ... n/4 ,l ... n/2 ,l..., n/4/ ,2,..., n/4 и определим св зь индексов ij и р, с индексами k,r. Несложно заметить что t ()/2l-1-, J (r+lV21- .К.ГеНЕЧЕТНЫЕ .)/4l- 1(1-2 КРАТНО 4 к/4к-кр к/4 к PAT но «ч e 7lг-мгтно Например, при (, , эл мент ,i3 матрнцы А„г- в упак ванном виде соответствует элементу aij а 6,9 матрицы A-ii . Матрицы Aii и Apt записываютс  во второй 13 и тр тий 14 блоки пам ти построчно с нул вой и первой  чеек пам ти соответственно табл. 2 и 3). Характерной особенностью (7) и (8)  вл етс  простота св зи индекс в случае, если k и г представить в двоичном коде. Так дл  (7) достато но исключить первый (младший) разр двоичного представлени  k или г, т.е.. 1 Km w-1,., Кг 5 Гт ги-1-1 ... гг Действительно, преобразование (7) к . j-r d- Г--1 1 г а 2 г г позвол ет заю1ючить, что поскольку при нечетных k и г в младших разр дах их двоичного представлени -все записаны единицы, то операции вычи тани  единицы и делени  на два выполн ютс  путем отбрасывани  младш го разр да (сдвига вправо на один р р д) . С учетом инверсно-симметричной структуры матрицы А кг окончательно имеем. к т-1 ... г .Q. ) rtt) Гил-1 ... Гг Аналогично (5) дл  двоичного пре ст лени  р и I имеет вид vn Кт-1 ... ) Гт Гт-1 .,. Это вытекает из того, что соотношение (8) при k четном реализуетс  пу тем сдвига кода k вправо на два раз р да. Соотнесени  (9) и (10) отража ют принцип упаковки исходной матриц и систему адресации упакованных мат риц . Предлагаемое устройство обеспечивает вычислени  в трех основных режимах . Первый режим работы предназначен дл  вычислени  спектра мощности Фурье процесса, поступающего на второй вход устройства, при этом функци- онирует только блок 11 вычислени  спектра мощности Фурье, так и с выхода блока 12 пам ти. Второй режим вычислений предназначен дл  получени  спектра мощности Уолша процесса, поступающего на второй вход устройства, при этом задействованы все блоки устройства . Третий режим работы позвол ет вычислить спектр мощности Уолша в том случае, когда анализируемый процесс недоступен дл  анализа или проведени  ангилиза достаточно сложно , но о процессе известна информаци  в виде спектра мсщности Фурье. Последний подаетс  на третий вход устройства , при этом блок 11 вычислени  спектра мощности Фурье из процесса вычислений исключаетс . Первый режим по организации работы тривиален, поэтому функционирование устройства рассматриваетс  дл  двух последних режимов, отличающихс  лишь характером исходных (анализируемых ) данных и при списании не раздел ющихс . Функционирование устройства начинаетс  с задани  начального номера г компоненты спектра мощности Уо.лша в счетчик 1. Анализируемый процесс x(v) подаетс  на.второй вход устройства, преобразуетс  блоком 11 вычислени  спектра мощности Фурье в упор доченную последовательность коэффициентов, которые записываютс  по последовательным адресам первого блока 12 пам ти (в третьем режиме коэффициенты спектра мощности Фурье записываютс  непосредственно с третьего входа устрой .ства в первый блок 12 пам ти). Старший разр д двоичного кода . г числа подаетс  со второго выхода счетчика 1 на установочный вход первого триггера 5, а остальные разр ды кода с первого выхода счетчика 1 преобразуютс  далифратором 2в соответствии с (1), чем обеспечиваетс  выбор j-ой схемы формировател  3 адреса . Первый код номера k, формируемый j-ой схемой подаетс  с выхода формировател  3 адреса на второй вход первого блока 12 пам ти и организуетс  считывание с адреса k коэффициента спектра мощности Фурье с последующей передачей его на второй вход блока 16 умножени . Одновременно код I: подаетс  на вход второго блока 8 формировани  дополнительного кода. Последний образует дополнительный код от числа ,- Km-- ... К -i , если первый триггер 5 находитс  в единичном состо нии, т.е. , или пропускает код числа k на выходы без измерений, если .

Аналогично работает первый блок 7 формировани  дополнительного кода с той лишь разйицей, что формируемый первым триггером 5 оигнал  вл етс  не только управл ющим дл  этого .блока, но и информационным. Таким образом, на вторые выходы первого 7 и второго 8 блоков формировани  дополнительного кода выдаетс  (m-l) старших разр дов пр мого и дополнительного кодов чисел г и k соответственно в зависимости от состо ни  первого триггера 5, т.е. значени  разр да числа г. Выполненна  операци  адекватна процедуре восстановлени  инверсно-симметричной структуры матрицы Л|с.г: если , чему соответствует гт 1, то формируютс  индексы (п-г) и In-k), а противном случае индексы г и k остаютс  без изменени .

Далее выполн етс  анализ кодов k и г на четность. С этой целью на первые выходы первого 7 и второго 8 блоков формировани  дополнительного кода коммутируютс  первые разр ды формируемых кодов, над которыми выполн етс  операци  логического умножени  блоком элементов И 9. Результат операции записываетс  во второй триггер .6, единичное состо ние которого определ ет режим работы переключател  10. Таким образом, анализ на четность идексов k и г обеспечивает обращение к одной из двух матриц А либо Аре I представл кнцих матрицу АКГ 3 упакованном виде, и хран щихс  во втором 13 и третьем 14 блоках пам ти

Формирование адреса элемента либо Ар{рсуществл етс  следующим образом .

Высокий логический уровень напр жни  на втором входе переключател  10 обеспечивает формирование на первом его-выходе (2т-3) - разр дного кода адреса в виде (3). Низкий логический уровень напр жени  на втором входе переключател  10 приводит к по влению на в.тором его входе (2т-3) разр дного кода вида (4). В табл.2 и 3 представлены адресации матриц и Аре, во втором 13 и третьем 14 блоках пам ти соответственно , дл  п , .

Таблица 2

Продолжение табл. 2

Таблица

Например, значение элемента акр матрицы Aj,, ,r 9 (табл. 2) соответствует элементу 30 матрицы и хранитс  в  чейке с номером 7, поскапьку дл  , (ц-к)(и-г} а 37 и согласно (11) отку да

D 001 11 г 710

в табл. 3 в окружност х обозначены адреса, содержимое которых равно нулю в соответствии со структурой матрицы Ар{,. Минимизаци  этих адресов вплоть до представлени  нулевой константы одним адресом не представл ет теоретических и технических трудностей и не при-водитс  в описании с. целью упрощени  изложени .

Считывание со второго 13 или с третьего.14 блоков пам ти значени  -элементов матрицы Акг передаютс  чёQ рез блок 15 элементов ИЛИ на первый вход блока 16 умножени , и результат операции передаетс  в сумматор 17.

,Pvv/l )S PFlK-) где S - коэффициент, пропорционапь5 ный степени числа два, у штываемый при съеме результата с выхода сумматора 17. Передача результата на выход устройства осуществл етс  сигналом низким логическим уровнем с

Q блока 4 синхронизации, формируемого по нулевому коду на его входе в соответствии с (2) и табл. 1. На этом заканчиваетс  этал вычислени  СМУ с номером г, хранившимс  в счетчике 1, Очередной номер коэффициента г образуетс  в последнем одновременно с передачей значени  вычисленного коэффициента на выход устройства по сигналу с выхода блока 4 синхронизации, поступаюцего на второй вход счетчи0 ка 1, и процесс вычислений продолжаетс  аналозгично.

Claims (2)

1. Технико-экономическс1Я эффективность предлагаемого устройства заключаетс  .в расширении функциональных возможнос5 тей, выражающихс  в том, что нар ду с возможностью получени  СМФ устройство обеспечивает вычисление СМУ как непосредственно по процессу, так и по известной характеристике о нем в виде СМФ, существует 1возможность вычислени  отдельных, заданных и существенных при решении конкретной за дачи коэффициентов СМУ, в упрощении получени  СМУ за счет возможности вы числени  его по известному СМФ. В сокращении вычислений СМУ по из вестному СМФ за счет хранени  матриц  дра преобразовани  з пам ти, т.е. элементы матрицы не вычисл ютс / упа ковки матрицы  дра преобразовани , чем достигаетс  сокращение объема пам ти и количества циклов считывани  информации , вычислени  отдельных заданных и существенных при решении конкретной задачи коэффициентов СМУ. Формула изобретени  Устройство дл  спектрального анализа , содержащее счетчик, первый -вхо которого  вл етс  первым входом устройства , первый выход счетчика подключен ко входу первого триггера, блок вычислени  спектра мощности Фурье , вход которого  вл етс  вторым входом .устройства, а выход соединен с первым входом первого блока пам ти второй вход которого  вл етс  третьим входом устройства, отличаю щеес  тем, что, с целью расшире ни  функциональных возможностей за счет получени  спектра метцности Уолша , в устройство введены дешифратор, формирователь, адреса и блок синхрони зации, два блока пам ти, два блока формировани  дополнительного кода. блок элементов И, второй триггер, блок элементов ИЛИ, переключатель it блок умножени , входы которого подключены соответственно к выходу первого блока пам ти и к выходу блока элементов ИЛИ, входы которого подключены соответственно к первому и второму выходам переключател , входы которого соединены соответственно с выходом второго триггера, и с первым выходом первого и второго- блоков формировани  дополнительного кода, вторые выходы которых соединены соответственно с первым и вторым входами блока элементов И, входы первого блока формировани  дополнительного кода подключены соответственно к выходу счетчика и к выходу первого триггера , входы второго блока формировани  дополнительного кода соединены соответственно с выходом формировател  адреса и с выходом первого триггера , третий вход первого блока пам ти подключен к выходу формировател  адреса , вход второго триггера соединен с выходом блока элементов И, выход блока умножени  соединен со вторым входом сумматора, первый вход которого соединен с выходом блока синхронизации , подключенным ко второму входу счетчика, выход дииифратора соединен со входом формировател  адреса, выход которого подключен ко входу блока синхронизации. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 468246, кл. G 06 F 15/34, 1975.
2. 2.Авторское свидетельство СССР № 532100, кл. G 06 F 15/34, 1976 (прототип)