SU760090A1

SU760090A1 - Арифметическое устройство1

Info

Publication number: SU760090A1
Application number: SU772450350A
Authority: SU
Inventors: Anatolij S Babenko; Evgenij V Zolotoverkhov; Evgenij M Repetyuk
Original assignee: Anatolij S Babenko; Evgenij V Zolotoverkhov; Evgenij M Repetyuk
Priority date: 1977-02-07
Filing date: 1977-02-07
Publication date: 1980-08-30

Description

Изобретение относится к области цифровой вычислительной техники и предназначено для использования в электронных вычислительных машийах и быстродействующих процессорах.

Известно арифметическое устройство в виде матрицы логических блоков, в которых матрич ⁵нал структура обеспечивает повышение быстродействия устройства в сравнении с арифметическими устройствами, синхронного типа {1].

Однако оно обладает недостаточным быстродействием.

Наиболее близким техническим решением к изобретению является арифметическое устройство, содержащее матрицу однотипных ячеек из М строк и N столбцов, причем каждая из ячеек содержит элементы И, ИЛИ, два сумматора по модулю два, первые входы которых подключены к первым входам соответственно первого и второго элементов И, вторые входы сумматоров по модулю два соединены между собой, выходы первого и второго сумматоров по модулю два соединены со вторыми входа- . ми соответственно второго и первого элементов И, выходы первого и второго элементов И

2

соединены с входами элемента ИЛИ, выход которого соединен с первым входом полного одноразрядного сумматора, причем вход полного одноразрядного сумматора каждой ячейки соединен с выходом переноса полного одноразрядного сумматора следующей ячейки той же строки [2].

Недостатком устройства является то, что пара операндов, представленных в двоичном коде, подается на вход устройства; только после окончания переходного процесса в матричном устройстве, связанного с выполнением арифметических операций, над двумя предыдущими операциями, т.е. устройство имеет низкое быстродействие при выполнении арифметических операций.

Целью изобретения является увеличение быстродействия.. '

Цель достигается тем, что в арифметическое устройство введены регистры сдвига, т-разряд-, ный сумматор, элементы И, триггер, в каждую строку матрицы введена входная ячейка и третий элемент И, в каждую ячейку матрицы введены первый и второй элементы памяти, при3 .....

чем каждая входная ячейка содержит третий элемент памяти, второй элемент ИЛИ, четвертый и пятый элементы И, выходы которых соединены с входом второго элемента ИЛИ, выход которого соединен с входом третьего элемента памяти, в каждой ячейке выход первого элемента памяти соединен со вторым входом полного одноразрядного сумматора, выход второго элемента памяти, соединен с первым входом второго "сумматора по модулю два, выход ’ третьего элемента памяти входной ячейки каждой строки соединен с первым входом первого сумматора по модулю два каждой ячейки той же строки .и с первым входом третьего элемента И той же строки, второй вход которого соединен с вторым входом первого сумматора по модулю два каждой ячейки и с первым управляющим входом данной строки, выход третьего элемента И соединен с входом переноса полного одноразрядного сумматора, входы первого и второго элементов памяти каждой ячейки первой строки являются информационными входами устройства, вход первого

’. элемента памяти каждой ячейки ί-той строки ( = 1-М) рго столбца (ϊ = 1-Ν) соединен с выходом полного одноразрядного сумматора ячейки ϊ-1-ой строки и го столбца, а. вход второго элемента памяти ϊ-той строки рго столбца соединен с выходом второго элемента памяти ί—1-ой строки ΐ-Γ-го столбца, выходы полных одноразрядных сумматоров ячеек последней строки являются выходами устройства, выход переноса полного одноразрядного сумматора первой ячейки ϊ-той строки) кроме последней, соединен с входом соответствующего сдвигового регистра первой группы и с первым входом четвертого элемента И входной ячейки ΐ 4- 3-ой строки, выход суммы полного одноразрядного сумматора первой ячейки каждой строки, кроме последней, соединен с одним из входов шестого элемента И, другой вход которого является управляющим входом устройства, выход шестого элемента И соединен с входом соответствующего сдвигового регистра второй группы, выходы сдвиговых регистров первой и второй групп соединены с соответствующими входами т-разрядного сумматора, выходы которого являются группой ВЫХОДОВ устройства, выход переноса полного сумматора первой ячейки последней строки соедйнен с входом триггера, выход которого соеди-. нен с входом младшего разряда т-разрядного сумматора, выход первого сдвигового регистра первой группы является выходом устройства, второй, третий и четвертый входы входной ячейки каждой строки, а также четвертые входы последних ячеек каждой строки являются информационными входами арифметического устройства.

760090

4

На фиг. 1 дана функциональная схема одноразрядной ячейки; на фиг. 2 - то же, арифметического устройства; на фиг. 3 - то же входной ячейки матрицы.

Устройство содержит полный одноразрядный сумматор 1, первый элемент ИЛИ 2, первый

¹ элемент И 3, первый сумматор 4 по модулю два, второй сумматор 5 по модулю два, второй, элемент 6 памяти, первый элемент 7 памяти, вто₁₀ рой элемент И 8, выход 9 переноса полного одноразрядного сумматора, входы 10, 11, 12, 43 ячейки, вход 14 переноса полного одноразрядного сумматора, выход 15 второго элемента

. памяти, выход 16 суммы полного одноразряд₁₅ ного сумматора, третий элемент 17 памяти, второй элемент ИЛИ 18, четвертый элемент И 19, пятый элемент И 20, входы 2.1-, 22, 23,

24 входной ячейки, выход 25 входной ячейки, входная ячейка 26, ячейка 27, третий элемент

20 И 28, триггер 29, шестой элемент И 30, сдвиговые регистры 31 первой группы, сдвиговые регистры 32 второй группы, т- разрядный сумматор 33, управляющие входы 34.1-34.т, вход 35 знака делителя, управляющие входы 36.1₂₅ 36.т, входы 37.1—З7.т множителя, управляющие входы 38.1—З8.т, 39.1-39.т, входы 40.1—40.т множимого, информационные входы 41. (η + 1) 41.(п + т), выходы 42.1—42.т Частного, выходы 42.2-42. (т 4- п) удвоенного произведения, выходы '42.2-42. (т - 1) суммы. _:

Устройство работает в конвейерном режиме, суть которого заключается в следующем!

Перед выполнением какой-либо из операций первым тактом операнды записываются в эле55 менты 6, 7, (7 памяти первой строки в завиϊ симости от кода управления, и производится

умножение (деление) обработкой старшего разряда множителя (делителя) и η разрядов множимого (делимого). При сложении (вычитании) обрабатываются одновременно 2п разрядов операндов. В следующем такте результат поступает на элементы 6 и 7 памяти второй строки и на сдвиговые регистры и т.д. При выполнении операции умножения в элементе 17 памяти первой

45 строки через вход 37.1, четвертый элемент И 19, второй элемент ИЛИ 18 записывается последовательность первых (старших) разрядов множителей в темпе поступления информации в арифметическое устройство. В элемент 17 памяти второй строки через вход 37.2, четвертый элемент ИЛИ 18 записывается последовательность вторых разрядов множителей в темпе поступления информации, но с задержкой на один такт и т.д. ·

Формирование полного произведения выполняется в ячейках последней строки и в (П-разрядном сумматоре. Для выполнения операции умножения производится коммутация входов и выходов в следующем порядке. На управляющие ·

5 760090 ₆

входы 38.1-38.ГП, 34.1-34.т, 39.1-39.т подаег- ны со вторыми входами соответственно второго

ся сигнал ”1”, а на управляющие входы 36.1—

36. т — сигнал С. При выполнении операции деления в элемент 17 памяти первой строки по первому такту через вход 37, третий элемент $ И 20, второй элемент И 18 записывается знак делителя. В последующих тактах в элемент 17 памяти последующих строк на те же входы первых. элементов И 20 подается результат переноса из вторых выходов 9 левых крайних однораз ю рядных ячеек всех строк, кроме последней. Наличие переноса на выходе 9 является признаком подачи делителя в сумматоры одноразрядных ячеек в дополнительном коде, отсутствие переноса - в прямом. При выполнении операции де- ,₃пения производится коммутация входов и выходов в следующей последовательности. На управляемые входы 38.1-38.т, 34.1-34.т, 39.1-39.т подается сигнал ”0”, а на управляющие входы

36.1— Зб.т — сигнал ”1”. Частное получается на выходах 42.1-42.Ш.

При выполнении операции сложения (вычи’тания) в элементы 17 памяти информация не поступает. Результат сложения (вычитания) получается на выходах арифметического устройства 25

42.2- 42. (т + 1).

Введение элементов памяти обеспечивает*';, организацию конвейерного процесса вычисления, т.е. после выполнения операции суммирования в первой строке результат передается во вторую ₃₀строку и т.д. По мере освобождения каждой строки от старой информации в нее вводится новая информация. Таким образом, в первую строку вводятся новые числовые данные с темпом обработки в этой строке. В результате такого принципа организации вычислительного процесса в матрице обрабатывается одновременно т чисЬл, и как следствие, отсюда вытекает достижение цели - повышение быстродействия, арифметического устройства. 40

Предложенное техническое решение позволяет увеличить скорость выполнения умножения в 2т) ή раз, а деления — в η раз. Триггер 29 памяти предназначен для запоминания переноса, образующегося в предпоследнем такте на вы- ₄₅ , ходе последующей строки матрицы.

Claims

Ф о р м у л а и з о б р е т е н и я

Арифметическое устройство, содержащее мат- ⁵⁰рицу однотипных ячеек из М строк и N столбцов, причем каждая из ячеек содержит элементы И, ИЛИ, два сумматора по модулю два, первые входы которых подключены к первым ^ВХО"₅₅дам соответственно первого и второго ’элемен.тов И, вторые входы сумматоров по модулю ]Два соединены между собой, выходы первого :И второго сумматоров по модулю два соединеи первого элементов И, выходы первого и второго элементов И соединены с входами элемен“та ИЛИ, выход которого соединен с первым входом полного одноразрядного сумматора, причем вход переноса полного одноразрядного сумматора каждой ячейки соединен с выходом переноса полного одноразрядного сумматора следующей ячейки той же строки, отличающееся тем, что, с целью повышения быстродействия, устройство содержит регистры сдвига, т-разрядный сумматор, элементы И, триггер, в каждую строку матрицы введена входная ячейка и третий элемент И, в каждую ячейку матрицы введены первый и второй элементы памяти, причем каждая входная ячейка содержит третий элемент памяти, второй элемент ИЛИ, четвертый и пятый элементы И, выходы которых соединены с входами второго элемента ИЛИ, выход которого соединен с входом третьего элемента памяти, в каждой ячейке выход первого элемента памяти соединен со вторым входом полного одноразрядного сумматора, выход второго элемента памяти соединен с первым входом^ второго сумматора по модулю два, выход третьего элемента памяти входной ячейки каждой строки соединен с первым входом первого сумматора по модулю два каждой ячейки той же строки и с первым входом третьего элемента И гой же строки, второй вход которого соединен со вторым входом первого сумматора по модулю два каждой ячейки и с первым управляющим входом данной строки, выход третьего элемента И соединен со входом переноса полного одноразрядного сумматора, входы первого и второго элементов памяти каждой ячейки первой строки язляются информационными входами устройства, вход первого элемента памяти каждой ячейки ϊ-той строки (ϊ = 1-М) 1-го столбца 0 = 1-Ν) соединен с выходом полного одноразрядного сумматора ячейки ί- 1-ой строки ΐ-го столбца, а вход второго элемента памяти ΐ-той строки ί-го столбца соединен с выходом второго элемента памяти ϊ-1-ой строки ΐ-1-го столбца выхо-/ ды полных одноразрядных сумматоров ячеек последней строки являются выходами устройства, выход' переноса полного одноразрядного сумматора первой ячейки ϊ-той строки, кроме последней» соединен с входом соответствующего сдвигового регистра первой группы и с первым входом четвертого элемента И входной ячейки ϊ 4- 1-ой строки, выход суммы полного одноразрядного сумматора первой ячейки каждой строки, кроме последней, соединен с одним из входов шестого элемента И, другой вход которого является управляющим входом устройства, выход шестого элемента И соединен с входом соответствующего сдвигового регистра

760090

7

второй группы, выходы сдвиговых регистров первой и второй групп соединены с соответствующими входами т-разрядного сумматора, выходы которого являются группой выходов устройства, выход переноса полного сумматора первой $ ячейки последней строки соединен с входом триггера, выход которого соединен с входом младшего разряда т-разрядного сумматора, выход первого сдвиговрго регистра первой группы является выходом устройства, второй, третий и ю четвертый входы входной ячейки каждой стро8

ки, а также четвертые входы последних ячеек каждой строки являются информационными вхо дами арифметического' устройства.