Предлагаемое устройство относитс к вычислительной технике и пожет л быть использовано при построении цифровых специализированных вычислитель- ных машин последовательного действи Известно устройство дл умножени последовательного типа, содержамее регистры множител , множигюго и прои ведени , одноразр дный суквлатор последовательного действи , блок управлени логические элементы И, и Принцип работы такого устройства не позвол ет в полной мере использовать в нем динамические регистры с большой степенью интеграции, что приводит к росту аппаратурных затрат и габаритов. . Наиболее близким по техническому решению к пpeдлaгae юмy вл етс устройство дл умножени чисел последо вательного типа, выполненное на дина мических регистрах, содержащее динамические регистры множител , множимого и произведени , одноразр дный сумматор, D-триггер и логический .эл,е мент Й-ИЛИ и логический элементИ, причем вход синхронизации D-триггера соединен с первой такто-вой шиной, информационный вход D-триг гера соединен а выходом, первого разр да динамического регистра множител , выход второго разр да которого соединен с первым входом первого логического элемента И-ИЛИ, выход которого соединен с входом диналшческого регистра множител , выход динамического регистра множимого соеди- нен со своим входом, выходом сугимы одноразр дного сумматорасоединен со входом динамического регистра произведени 21 . Результат умножени - знак и произведение - в таком устройстве формируетс через п циклов, разр дность регистров равна п (п - разр дность операндов, включа один знаковый разр д ) .. Знак формируетс в Отдельном п-м цикле с помощью сумматора, что приводит к усложнению входных схем сумматора и уменьшению быстродействи . Цель изобретени - повышение быстродействи устройства. Поставленна цель достигаетс тем, что в устройство дл умножени введены динамический регистр и два логических элемента И-ИЛИ, причем выход 0-триггера соединен с первым входом логического элемента К, втогюй вход которого соединен с выходом динамического регистра множимого, а выход - с первым входом одноразр дного сумматора, второй вход которого соединен с выходом второго лопгческого элемента И-ИЛК, выход переноса одноразр дного сумматора соединен с первым входом третьего логического элемента И-ИЛИ, выход которого соединен с входом динамического регист ра, вторые и третьи входы первого и третьего логических элементов ИИЛИ , первый и второй входы второго логического элемента И-ИЛН объегдине ны и подключены к второй тактовой шине, выход динамического регистра, соединен с третьим входом второго ло гического элемента И-ИЛИ и четвертым входом третьего логического элемента И-ИЛИ, выход динамического ре гистра п-роизведени соединен с четвертыми входами первого и второго логических элементов И-ИЛИ, второй вход первого, третий вход третьего и первый вход второго логических эле ментов И-ИЛИ выполнены инверсными. На чертеже представлена блок-схема устройства. Устройство содержит ()-разр двые регистры множител 1, множимого 2 и 2(п-1)-разр дный регистр произведени 3, {п-1)- разр дность мантисс сомножителей}, одноразр дный сумматор последовательного действи D-триггер 5, D-вход которого подключен к выходу первого разр да регист ,ра 1, перва тактова шина б, логический элемент И 7, логические элементы И-ИЛИ 8, 9 и 10, динамический регистр 11, втора тактова шина 12 Вход синхронизации D-триггера 5 соединен с первой тактовой шиной 6, информационный вход D-триггера 5 сое динен с выходом первого разр да динамического регистра мнол ител 1, выход второго разр да которого соеди нен с первым входом логического элемента И-ИЛИ 8, выход которого соединен со входом динамического регистра (ител 1, выход динамического регистра множимого 2 соединен со сво им входом, выход суммы одноразр дного сумматора 4 соединен со входом динамического регистра произведени 3, выход D-триггера 5 соединен с пер вым входом логического элемента И 7 второй вход которого соединен с йыходом динамического регистра множимого 2, а выход .- с первым входом одноразр дного сумматора 4, второй Бход которого соединен с выходом логического элемента И-ИЛИ 9, выход переноса одноразр дного сумматора 4 соединен с первым входом логического элемента И-ИЛИ 10, выход которого соедиЕ ен с входом динамического регистра 11,,вторые и третьи входы ло гических элементов И-ИЛИ В и 10, пер вый и второй входы логического элеме та И-ИЛИ 9 объединены и подключены к второй тактовой 1аине 12, выход динамического регистра 11 соединен с третьим входом логического элемента И-ИЛИ 9 и четвертым входом логического элемента И-ИЛИ 10, выход динамического регистра произведени 3 соединен с четвертыми входами логических элементов И-ИЛИ 8 и 9, первый, второй,третий входы соответствующих логических элементов И-ИЛИ 9, 8 и 10 выполнены инверсньв.и. Устройство работает следующим образом . Работа устройства осуществл етс по циклам, равным Едиклам циркул ции информации в регистрах 1, 2 и 3, длительность которых равна (п-1) тактов Считаем,ЧТО когда на выходах первого разр да динамических регистров 1 и 2 в режиме хранени наход тс первые разр ды записанных в них чисел, на первой тактовой шине 6 по вл етс еддиничный сигнал Т 1, соответствующий началу цикла. Когда на выходах первого разр да регистров 1 и 2 наход тс последние разр ды чисел, на рторой тактовой шине 12 по вл етс единичный сигнал Т (п-1) , соответствующий концу цикла. Умножение мантисс двух чисел осуществл етс за (п-1) циклов. Результат умножени представл етс 2-(п-1)-разр дной майтиссой произведени . В исходном состо нии в регистрах 1 и 2 записаны пр глые коды мантисс множител и множимого младшими разр дами вперед, в регистре 3 - нулевой код. Рассмотрим работу устройства в i-M цикле. В начале i-ro цикла состо ние узлов следующее. В регистре 1записан сдвигнутый на (i-1) - разр д вправо код множител , в регистре 2- код множимого,В регистрах ii и 3 сформированы (п-3.) старших разр дов, а в (1-1) старших разр дах регистра 11 - (i-1) младших разр дов (1-1)-й суммы частичных произведений. В такте Т 1 на D-триггер 5 записываетс i-H цифра множител . Очередна i- сумма частичных произведений формируетс следующим образом . На один из входов cyMrviaTopa 4 через элемент И 7, управл е1 1ый триггером 5, поступает код множимого , умноженный на i-ю цифру множител . Цепь циркул ции регистра произ-ведени 3 при умножении замыкаетс через сумматор 4 и содержит (п-2) разр да, что обеспечивает сдвиг вправо старших (п-1) разр дов (i- 1)-и суммы частичных произведений и ее сложение с кодом, поступающим на первый вход сумматора 4. В первых (п-2) тактах i-го цикла цепь циркул ции регистра 11 коммутируетс -на режим хранени записанного в нем старшего разр да (i-I)-n cyMi-TtJ частичных про изведений. В такте Т (п-1) его информаци вьщаетс на сумматор, а на вход регистра 11 поступает значение старшего разр да (перенос) i-и суммы Старший разр д i-n суммы частичн произведений всегда равен переносу, вырабатываемому при сложении него разр да мантиссы множимого со сдвинутой вправЪ U- 1)-и суммой час тичных произведений. Сформированна таким образом i- сумма частичных произведений записываетс в регистр З..Цепь циркул ции регистра 1 комму тируетс с выхода его второго разр да, что обеспечивает сдвиг множител в каждом цикле на один разр д вправо В такте Т (п-1) на выходе первого р р да регистра 3 по вл етс К- цифра 1-й суммы частичных произведений вл юща с i-й цифрой младших разр дов произведени . Подача ее на вход сумматора блокируетс , -а в такте Т (п-1)через элемент И-ИЛИ 8 Она записываетс в освобождающийс при сдвиге вправо разр д регистра 1. Таким образом, после выполнени :(п-1) -циклов в регистре 1 формируетс (п-1) младших, а в регистрах 11 и 3 - (п-1) старших разр дов произведе ни . В режиме хранени цепи циркул ции регистров 11 и 3 объедин ютс и они рассматриваютс как один (п-1)-разр дный регистр результата. Знак результата в предлагаемом устройстве необходимо формировать отдельной схемой, например, с помощью Т-триггера при приеме операндов . По сравнению с известным в данном устройстве дл умножени .разр дность динамических регистров которого на единицу меньше, получаетс выигрыш в оборудовании, определ емый величиной L 3Wp где WP - аппаратурные затраты на один разр д динамического регистра. При использовании устройства в специализированных ЦВМ с сок.ращенным (п-1)-тактным машинным циклом упрощаетс блок местного управлени умножением, так как цикл схемы устройства , совпадает с машинным циклом СЦВМ, Такой сокращенный машинный цикл может быть в СЦВМ с диапазоном представлени входных, выходных и промежуточных переменных, ограниченН .ОМ только положительными числами, В таких ЦВМ обрабатывать знаки чисел нет необходимости, в пам ти хран тс только (п-1)разр дные мантиссу чисел, Цикл работы известного устройства составл ет п тактов и дл работы в вычислительном устройстве с сокращенным машинным циклом требуютс дополнительные затраты при построени:и блока местного управлени , а также умножение в нем осуществл етс за п тактов, В данном устройстве произведение формируетс на (п-1) тактов , Таким образом, врем выполнени операции умножени уменьшаетс на 2п-1 такт, т.е. быстродействие увепичивйетс , Формула изобретени Устройство дл умножени чисел, содержащее динамические регистры множител , множимого и произведени , D-триггер, одноразр дный сумматор, логический элемент И-ИЛИ и логический элемент И, причем вход синхронизации О-триггера соединен с первой тактовой шиной, информационный вход р-триггера соединен с выходом первого разр да динамического регистра множител , выход второго разр да которого соединен с первым входом первого логического эл&мента И-ИЛИ,выход которого соединен с входом динамического регистра множител , выход динамического регистра множимого соединен с своим входом, выход суммы одноразр дного сумматора соединен с входом динамического регистра произведени , отличающеес тем, что с целью повышени быстродействи , в него введены динамический регистр и два логических элемента И-ИЛИ. причем выход D-триггера соединен с пер;вым входом логического элемента И. ; второй вход которого соединен с вы- ходом- динамического регистра множимого , а вЕЛход - с первым входом одноразр дного сумматора,второй вход которого соединен с выходом второго логического элемента И-ИЛИ, выход переноса одноразр дного сумматора соединен с первым входом третьего логического элемента И-ИЛИ, выход которого соединен с входом динамического регистра , вторые и третьи входы первого и , третьего логических элементов И-ИЛИ, первый и второй входы второго логического элемента И-ИЛИ объединены и подключены к второй тактовой шине, выход динамического регистра соединен с третьим входом второго логического элемента И-ИЛМ и четвертым входом третьего логического элемента И-ИЛИ, выход динамического регистра произве-. дени соединен с четвертыми входами первого и второго логических элементов И-ИЛИ, второй вход первого, третий вход третьего и первый вход второго логических элеентов И-ИЛИ выполнены инверсными. Источники информации, рин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 608157, кл,С Об F 7/39. 1978, 2 Авторское сви,14етельство. СССР о за вке № 2761786/24-18, кл. G06 F.7/52, 1979 (прототип)