SU561963A2 - Устройство дл вычислени сумм произведений - Google Patents

Description

1

Изобретение относитс  к области цифровой вычислительной техники.

По основному авт. св. 480077 известно устройство дл  вычислени  сумм произведений, содержащее регистры множимого и множител , cyMAiaiop и матрицу модулей, входы которой соединены с выходами регистров множимого и множител , а выход-с первыми входами сумматора.

Врем  вычислени  суммы k парных произведений п-разр дных чисел в этом устройстве может быть вычислено по формуле:

2 + z + зап) (т, + т., + т,),

где tb - врем  прохождени  сигнала через

вентиль,

s -врем  суммировани  на одноразр дном модуле,

зап - врем  запоминани  суммы и переноса на одноразр дном модуле

(зaп л: Г i; ),

/П -количество тактов, необходимых дл  умножени  и суммировани  k пар чисел (mi k),

ma - количество тактов, затрачиваемых на умножение и суммирование 2п пар нулевых значений множимого и множител  (m-i 2n),

гпз - количество тактов, необходимых дл  суммировани  переносов, возникающих в сумматоре 4 ( k + п-

-1)

р - основание системы счислени . Основным недостатком этого устройства  вл етс  узкий класс решаемых задач, поскольку устройство предназначено дл  вычислени  сумм произведений только положительных чисел. В р де практических задач, в частности при решении системы линейных алгебраических уравнений, возникает необходимость в перемнол ении матрицы, элементы которых- числа с различными знаками.

Целью изобретени   вл етс  расширение класса решаемых задач.

Это достигаетс  тем, что в предлагаемое устройство введены блоки элементов И и элемент ИоТИ, причем информационные входы первого блока элементов И соединены с инверсными выходами регистра множимого,

а выходы - со вторыми входами сумматора, информационные входы второго блока элементов И соединены с инверсными выходами регистра множител , а выходы - с третьими входами сумматора, выходы разр дов

знаков регистра множимого и множител  соединены соответственно с первым входом элемента ИЛИ и управл ющим входом второго блока элементов И и со вторым входом элемента ИЛИ и управл ющим входом первого

блока элементов И, выход элемента ИЛИ

подключен ко входу знакового и донолнительных разр дов сумматора.

На чертел- е показана схема предлагаемого устройства.

Устройство содержит регистр множимого 1, регистр множител  2, матрицу модулей 3, сумматор 4, первый блок элементов И 5, второй блок элементов И 6 и элемент ИЛИ 7. Сумматор 4 содержит п основных, ogpk дополнительных и знаковый разр ды. Первые и вторые входы матрицы модулей 3 подсоединены соответственно к пр мым выходам регистров множимого 1 и множител  2, а выход - к первым входам сумматора 4. Выходы первого и второго блоков элементов И 5 и 6 соединены со вторыми и третьими входами сумматора 4, а входы - соответственно с инверсными выходами регистров множимого

1 и множител  2. Входы элемента ИЛИ 7 подключены к выходам разр дов знаков регистров множимого 1 и множител  2, а выход ко входу знакового и дополнительных разр дов сумматора 4.

Устройство работает следующим образом.

В качестве модулей в матрице 3 могут быть использованы одноразр дные трехвхоДовые сумматоры с запоминанием суммы и переноса , имеющие на одном из входов одноразр дную схему умножени .

Каждый такт в регистры множимого 1 и множител  2 поступает очередна  пара чисел , заданна  в дополнительном коде. В зависимости от знаков множимого и множител  необходима корректировка результата, в соответствии с нижеприведенными формулами (а - множимое, b - множитель):

Корректировка результата происходит в сумматоре 4 через первый и второй блоки элементов И 5 и 6 под управлением знаков множимого и множител .

Во втором и третьем случае на сумматор 4 подаютс  проинвертированные коды множимого и множител , а в знаковый, дополнительные и младший разр ды сумматора 4 добавл ютс  единицы.

В четвертом случае, кроме подачи на сумматор 4 проипвертированных кодов множимого и множител  и добавлени  в младший разр д сумматора 4 двух единиц, необходимо вычесть единицу из младшего дополнительного разр да сумматора 4. Это осуществл етс  также подачей единиц на входы знакового и дополпительных разр дов сумматора 4. Дополнительные разр ды в сумматоре 4 введены на случай переполнени  результата , который получаетс  на выходах 8 и 9в дополнительном коде.

Врем  получени  суммы /г произведений равно (k + mi + mz+l тактов, где mi равно 2п нулевых тактов дл  выхода результата из матрицы модулей 3, н mz равно (n-}-L) тактов

дл  суммировани  переносов в сумматоре 4 (L - число дополнительных разр дов).

Работа устройства иллюстрируетс  примером вычислени  величины с Е a,-bj дл :

ai -0,,010;

02 0,5 0,100;

«3 -0,,100;

а4 -0,,100;

&, +0,75 0,ПО;

2 -0,,010;

6з 0,5 0,100;

,,110;

,,01111.

Последовательность переработки информации в устройстве дл  этого примера предста.влена в таблице.

Результат вычи-слений в дополнительном коде содержитс  на выходах 8 и 9 : , 0,1111.

Технико-экономический эффект изобретени  состоит в том, что значительно расширилс  класс решаемых на нем задач, поскольку устройство позвол ет вычисл ть сумму произведений как положительных, так и отрицательных (нредставленных в дополнительном коде) сомножителей, что  вл етс  необходимой операцией в р де практических задач.

Claims (1)

1. Формула изобретени 

   Устройство дл  вычислени  сумм произведений по авт. св. 480077, отличающеес  тем, что, с целью расширени  класса решаемых задач, устройство содержит блоки элементов И и элемент ИЛИ, причем информационные входы первого блока элементов И соединены с инверсными выходами регистра

   множимого, а выходы - со вторыми входами сумматора, информационные входы второго блока элементов И соединены с инверсными выходами регистра мнол-сител , а выходы - с третьими входами сумматора, выходы разр дов знаков регистра множимого и множител  соединены соответственно с первым входом элемента ИЛИ и управл юшим входом второго блока элементов И и со втооым входом элемента ИЛИ и управл ющим входом первого блока элементов И, выход элемента

   ИЛИ подключен ко входу знакового и дополнительных разр дов сумматора.