динены с соответствующими разр дными входными шинами первого сомножител , а вторые входы объединены и подключены к шине знака второго сомножител , входы первой группы сумматора поправок соединены соответственно с выходами М элементов И-НЕ группы иЗ М двухвходовых элементов И-НЕ, входы второй группы сумматора поправок соединены соответственно с выходами М элементов И-НЕ группы из N двухвходовых элементов И-НЕ, выходы суммы сумматора поправок соответственно соединены с входами сумматора переносов, выход переноса из старшего разр да которого соединен с первым входом блока формировани знака произведени , второй вход которого соединен с выходом переноса из старшего разр да сумматора поправок, а третий вход - с выходом переноса старшего вычислительного блока последней линейки , выходы переноса старших вычислительных блоков остальных линеек объединены и подключены к зходу переноса сумматора переносов, выход переноса младшего вычислительного блока каждой линейки соединен с входом переноса старшего вычислительного блока этой же линейки, входы переноса сумматора поправок и младшего вычислительного блока последней линейки объединены и подключены к шине установки единицы устройства, вход переноса и входы частичного результата младшего вычислительного блока объединены и подключены к шине округлени устройства , выходы M-N элементов И-НЕ группы из двухвходовых элементов И-НЕ соответственно соединены с младшими входами частичного результата старшего вычислительного блока первой линейки , N старших входов частичного результата старших вычислительных блоков каждой линейки соединены с соответствующими выходами сумматора переносов, половина младших входов частичного результата младших вычислительных блоков каждой последующей линейки соответственно соединены с половиной старших выходов младших вычислительных блоков каждой предыдущей линейки, половина младших выходов старших вычислительных блоков каждой предыдущей линейки соответственно соединены с половиной старших входов частичного результата младших вычислительных блоков каждой последующей линейки, половина старших выходов старшего вычислительного блока каждой предыдущей линейки соответственно соединены с половиной младших входов частичного результата старшего вычислительного блока каждой последующей линейки, выходы вычислитель ных блоков последней линейки вл ютс выходами устройства, четвертый вход блока формировани знака произведени соединен с шиной знака перво го сомножител , п тый вход блока фор мировани знака произведени соединен с шиной знака второго сомножител . В устройстве блок формировани знака произведени содержит четыре элемента НЕ, двухразр дный сумматор, элемент И, причем входы первого, вто рого, третьего и четвертого элементов НЕ соответственно соединены с третьим, первым, четвертым и п тым входами блока формировани знака про изведени , выходы элементов НЕ соеди нены соответственно с информационными входами двухразр дного сумматора, вход переноса младшего разр да которого соединен с вторым входом блока формировани знака произведени , выход переноса сумматора младшего разр да соединен с входом переноса сумматора старшего разр да, выход пере1носа которого соединен с первым входом элемента И, второй выход которого соединен с выходом суммы сумматора младшего разр да, а выход вл етс выходом блока формировани знака произведени . На фиг.1 представлена структурна схема матричного множительного устро ства; на фиг.2 - вычислительный блок устройства. Устройство содержит вычислительны блоки 1, объединенные в линейки 2, образующие матрицу 3 умножени , шину первого сомножител , шину 5 второго сомножител , группу из N двухвходовых элементов И-НЕ 6, шину 7 знака второго сомножител , группу из М двухвходовых элементов И-НЕ 8, шину 9знака первого сомножител , суммато 10поправок, шину 11 установки едини цы, сумматор 12 переносов, шину 13 округлени , блок 1 формировани зна ка произведени , который содержит двухразр дный сумматор 15, элементы НЕ 16, элемент И 17. Вычислительный блок Т состоит из элементов И 18, одноразр дных сумматоров 19 на три входа, одноразр дных сумматоров 20 на два входа и элемен9 3 та ИЛИ 21, которые образуют гтт-разр дный умножитель 22, выходы умножител соединены соответственно с первыми входами сумматоров 20, образующих многоразр дный сумматор 23. В устройстве п информационных входов каждого вычислительного блока 1 соединены соответственно с разр дными входными шинами k первого сомножител устройства, гп информационных входов - с шинами 5 второго сомножител устройства, информационные входы умножителей 22 вл ютс соответствующими информационными входами вычислительных блоков 1, выходы умножителей 22 каждого вычислительного блока 1 соответственно соединены с первыми входами многоразр дного сумматора 23, выходы которого вл ютс соответствующими выходами вычислительных блоков 1, выходы переноса многоразр дного сумматора 23 вл ютс выходами переноса соответствующего вычислительного блока 1, входы переноса многоразр дного сумматора 23 - входами переноса соответствующего вычислительного блока 1, вторые входы многоразр дного сумматора 23 вл ютс входами частичного результата вычислительных блоков 1. Выход блока 14 формировани знака произведени вл етс знаковым выходом устройства, первые входы группы из М двухвходовых элементов И-НЕ 8 соединены с соответствующими разр дными входными шинами 5 второго сомножител , а вторые входы объединены и подключены к шине 9 знака первого сомножител устройства, первые входы группы из N двухвходовых элементов И-НЕ 6 соединены с соответствующими разр дными входными шинами k первого сомножител , а вторые входы объединены и подключены к шине 7 знака второго сомножител . Входы первой группы сумматора 10 поправок соединены соответственно с выходами М элементов И-НЕ 8, входы второй группы - с выходами N элементов И-НЕ 6, выходы суммы сумматора 10 поправок соответственно соединены со входами сумматора 12 переносов, выход переноса из старшего разр да которого соединен с первым входом блока It формировани знака произведени , второй вход которого соединен с выходом переноса из старшего разр да сумматора 10 поправок , а третий вход - с вы 4одом переноса старшего вычислительного блока 1 последней линейки. Выходы переноса старших вычислительных блоков 1 остальных линеек объединены и подключены к выходу переноса сумматора 12 переносов, выход переноса младшего вычислительного блокд/1 каждой линейки соединен с входом переноса старшего вычислитель ного блока 1 этой же линейки, входы переноса сумматора 10 поправок и младшего вычислительного блока 1 пос ледней линейки объединены и подключены к шине 11 установки единицы устройства. Выход переноса и входы частичного результата младшего вычис лительного блока 1 объединены и подключены к шине 13 округлени устройства , выходы M-N элементов 6 И-НЕ соответственно соединены с младшими входами частичного результата старшего вычислительного блока 1 первой линейки, N старших входов частичного результата старших вычислительных блоков 1 каждой линейки соединены с соответствующими выходами сумматора 12 переносов. Половина младших входов частичного результата младших вычислительных блоков 1 каждой последующей линейки соответственно соединены с половиной старших выходов младших вычислительных блоков 1 каждой предыдущей линейки , половина младших выходов стар ших вычислительных блоков 1 каждой предыдущей линейки соответственно соединены с половиной старших входов частичного результата младших вычислительных блоков 1 каждой последующей линейки, половина старших выходов старшего вычислительного блока 1 каждой предыдущей линейки соответственно соединены с половиной младших входов частичного результата старшег вычислительного блока 1 каждой после дующей линейки. Выходы вычислительны блоков 1 последней линейки вл ютс выходами устройства, четвертый вход блока формировани знака произведени соединен с шиной 9 знака первого сомножител , п тый вход блока }Ц формировани знака произведени соединен с шиной 7 знака второго сомножител . В блоке k формировани знака произведени входы первого, второго, третьего и четвертого элементов НЕ 1 соответственно соединены с третьим, первым, четвертым и п тым входами блока формировани знака произве-, дени , выходы элементов НЕ 16 соединены соответственно с информационными входами двухразр дного сумматора 15. вход переноса младшего разр да которого соединен с вторым входом блока 1 формировани знака произведени , выход переноса сумматора 15 младшего разр да соединен с входом переноса сумматора 15 старшего разр да , выход переноса которого соединен с первым входом элемента И 17, второй выход которого соединен с выходом суммы сумматора 15 младшего разр да, а выход вл етс выходом блока Т формировани знака произведени . Устройство работает следующим образом . Разр ды сомножителей в дополнительном коде поступают на шины k и S, а их знаковые разр ды - соответственг но на шины 9 и 7.- Сигналы с шин k и 5 поступают на первые и вторые входы соответствующих вычислительных блоков 1, в результате чего на числовых выходах устройства формируетс предварительный результат умножени . Одновременно разр ды сомножителей и их знаков поступают на элементы И-НЕ 6 и 8 и далее на входы сумматора 10 поправок и на соответствующие M-N входов частичного результата вычислительных блоков 1. С выхода сумматора 10 поправок сигнал поступает на сумматор 12, где складываетс с переносами из матрицы 3 умножени , и поступает на N старших входов частичного результата матрицы 3 умножени . При этом на выходе матрицы 3 умножени с учетом единичных сигналов, поступающих от шины 11 установки единицы на входы переносов в младшие разр ды сумматора 10 поправок и последней линейки 2, формируетс сигнал окончательного результата умножени , а при подаче сигнала от шины 1 3 округлени формируетс сигнал округленного результата умножени . Одноременно сигналы переносов из суммаоров 10 и 12 и матрицы 3 умножени оступают на блок 1Ц формировани нака произведени , где перенос суматора 10 поправок складываетс в ладшем разр де сумматора 15 с инвери ми переносов сумматора 12 переносов и матрицы 3 умножени и далее в таршем разр де сумматора 15 с инверси ми знаков сомножителей, а перенос из старшего разр да сумматора 15 и сигнал выхода его младшего разр да поступают на элемент И 17 на выходе которого формируетс знаковый сигнал произведени . Действительно, при умножении поло жительных сомножителей, когда знаковые сигналы равны нулю, на выходах элементов И-НЕ 6 и 8 формируютс еди ничные сигналы во всех разр дах, которые при сложении в устройстве с учетом сигнала от шины 11 установк единицы формируют нулевую поправку, вводимую в матрицу 3 умножени , и дв сигнала переноса, один из которых формируетс на выходе сумматора 10 поправок, а второй - на одном из .дву выходов переносов: сумматора 12 пере носов или матрицы 3 умножени . При сложении их в сумматоре 15 формирует с двоичный код 110, а на выходе элемента И 17 - нулевой сигнал, соответствующий положительному результату умножени . В случае, если один из сомножителей положительный, а другой отрицательный , на выходах элементов И-НЕ 6 и 8 формируютс инверсный сигнал положительного сомножител и единичные сигналыво всех разр дах на выходах элементов И-НЕ 6 и 8, подключенных к шине отрицательного сомножител . При сложении их с сигналом от шины 11 установки единицы формируетс поправ ка к предварительному результату умножени , представл юща собой дополнительный код положительного сомножител , умноженного на коэффициент (-1), и перенос из сумматора 10 поправок. При сложении предварительног результата умножени с такой поправ кой формируетс окончательный резуль тат уьчножени , а на выходе сумматора 15 формируетс код 101, который приводит к по влению на выходе элемента И 17 единичного сигнала, соответствующего отрицательному результа ту умножени . В случае, когда оба сомножител отрицательные, поправка, поступающа с выхода сумматора 10 поправок и . младших разр дов элементов И-НЕ 6, с учетом сигнала от шины 11 установки единицы представл ет собой дополнительный код суммы сомножителей, ум ноженной на коэффициент (-1). При этом сигнал на выходе сумматора 15 не может превысить кода 011, что приводит к формированию на выходе элемента И 17 нулевого сигнала, соответствующего положительному результату умножени . Таким образом, предлагаемое устройство позвол ет умножать сомножители произвольного знака с использованием матричного принципа умножени непосредственно в дополнительных кодах без существенных затрат времени и оборудовани на преобразование кодов сомножителей. Эффективность предлагаемого технического решени особенно высока при использовании в специализированных цифровых комплексах, где вследствие высоких требований к скорости вычислений недопустимо тратить дополнительное врем на преобразование кодов сомножителей. Формула изобретени Матричное множительное устройство, содержащее вычислительные блоки, объединенные в К линеек ( N разр дность первого сомножител ; п количество подразр дов, на которые разбиваетс первый сомножитель; М разр дность второго сомножител ; ) каждый из которых включает в себ nxm-разр дные умножители и многоразр дный сумматор, причем п информационных входов каждого умножител соединены соответственно с разр дными входными шинами первого сомножител устройства, m информационных входов каждого умножител соединены соответственно с разр дными входными шинами второго сомножител устройства , ин(| ормационные входы умножителей вл ютс соответствующими информационными входами вычислительных блоков, выходы умножителей каждого вычислительного блока соответственно соединены с первыми входами многоразр дного сумматора, выходы которого вл ютс соответствующими выхода1 1 вычислительных блоков, выходы переноса многоразр дного сумматора вл ютс выходами переноса соответствующего вычислительного блока, входы переноса многоразр дного сумматора вл ютс входами переноса соответствующего вычислительного блока, вторые входы многоразр дного сумматора вл ютс входами частичного результата вычислительных блоков, отличающеес тем, что, с целью расширени области применени за счет обеспечени умножени чисел с произвольным знаком в дополнительном коде, в него введены сумматор поправок, группа из N двухвходовых элементов И-НЕ, группа из М двухвходовых элементов И-НЕ,сумматор переносов и блок формировани знака произведени , причем выход блока формировани знака произведени вл етс знаковым выходом устройства первые входы элементов И-НЕ группы из М двухвходовых элементов И-НЕ соединены с соответствующими разр дными входными шинами второго сомножител , а вторые входы объединены и подключены к шине знака первого сомножител устройства, первые входы элементов И-НЕ группы из N двухвходовых элементов И-НЕ соединены с соответствующими разр дными входными шинами первого сомножител , а вторые входы объединены и подключены к шине знака второго сомножител , входы первой группы сумматора поправок соединены соответственно с выходами М элементов И-НЕ группы из М двухвходовых элементов И-НЕ, входы второй группы сумматора поправок соединены соответственно с выходами М элементов И-НЕ. группы из N двухвходовых элементов И-НЕ, выходы суммы сумматора поправок соответственно соединены с входами сумматора переносов, выход переноса из старшего разр да которого соединен с первым входом блока формировани знака произведени , второй вход которого соединен с выходом переноса из стар шего разр да сумматора поправок, а третий вход - с выходом переноса старшего вычислительного блока последней линейки, выходы переноса стар ших вычислительных блоков остальных линеек объединены и подключены к входу переноса сумматора переносов,выход переноса младшего вычислительного блока каждой линейки соединен с входом переноса старшего вычислитель него блока этой же линейки, входы переноса сумматора поправок и младшего вычислительного блока последней линейки объединены и подключены к шине установки единицы устройства, вход переноса и входы частичного ре зультата младшего вычислительного блока объединены и подключены к шине округлени устройства, выходы M-N элементов M-fiE группы из N двухвходовых элементов И-НЕ соответственно соединены с младшими входами частичного результата старшего вычислительного блока первой линейки, N. старших ВХОДОВ частичного результата старших вычислительных блоков каждой линейки соединены с соответствующими выходами сумматора переносов, половина младших входов частичного результата младших вычислительных блоков каждой последующей линейки соответственно соединены с половиной старших выходов младших вычислительных блоков предыдущей линейки, половина младших выходов старших вычислительных блоков каждой предыдущей линейки соответственно соединены с половиной старших входов частичного результата младших вычислительных блоков каждой последующей линейки, половина старших выходов старшего вычислительного блока каждой предыдущей линейки соответственно соединены с половиной младших входов частичного результата старшего вычислительного блока каждой последующей линейки, выходы вычислительных блоков последней линейки вл ютс выходами устройства, четвертый вход блока формировани знака произведени соединен с шиной знака первого сомножител , п тый вход блока формировани знака произведени соединен с шиной знака второго сомножител .