SU1612295A1 - Устройство дл умножени - Google Patents

Abstract

Устройство дл  умножени  относитс  к вычислительной технике и может быть использовано при построении специализированных вычислительных устройств. Цель изобретени  - расширение функциональных возможностей за счет выполнени  умножени  последовательных кодов не только в системе счислени  золотой пропорции, но и в двоичной знакоразр дной системе счислени . Устройство дл  умножени  содержит триггеры 1, 3, 5, 7, регистры 2, 4, 6, 8 последовательного приближени , сдвиговый регистр 9, группы 10 - 17 элементов И, группы 18 - 21 элементов ИЛИ, первый 22 и второй 23 блоки суммировани . 1 з.п. ф-лы, 2 ил, 2 табл.

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  умножени  многоразр дных последовательных кодов в системе счислени  золотой пропорции или в двоичной знакоразр дной системе счислени .

Цель изобретени  - расширение функщ-юнапьных возможностей за счет обеспечени  выполнени  операции умножени  в двоичной знакоразр дной системе счислени .

На фиг.1 приведена функциональна  схема устройства дл  умножени ; на фиг.2 - функциональна  схема второго блока последовательных сумматоров дл  разр дности сомножителей п 10 (цепи синхронизации и начальной установки не показаны).

Устройство дл  умножени  (фиг.1) содержит триггер 1, первый регистр 2 последовательного приближени  множимого , триггер ЗУ второй регистр f последовательного приближени  множимого , триггер 55 первый регистр 6 последовательного приближени  множител , триггер 7j второй регистр 8 последовательного приближени  множител , сдвиговый регистр 9, группы элементов И 10-17, группы элементов ИЛИ 18 - 21, первый 22 и второй 23 блоки суммировани , первый 2А и второй 25 входы множимого устройства, первый 26 и второй 27 входы множител  устройства, первый 2Я, второй 29 и третий 30 выходы результата устройства .

Блок 23 суммировани  (фиг.2) содержит четыре группы информационных входов 31-34, (2п+3) последовательных сумматоров 35 и элементы 36 и 37 3 адерх(ки.

Триггеры 1 и 3 предназначены соответственно дл  задержки на один такт положительных и отрицательных разр дов последовательного кода множимо- го, а триггеры 5 и 7 - соответственно дл  задержки на один такт положи- тепьных и отрицательных разр дов последовательного кода множител .

5

0

5

0

5

0

5

50

,

Регистры 2 и 4 предназначены дл  последовательного запоминани  соответственно полохсительных и отрицательных разр дов последовательного кода множимого, регистры 6 и 8 - дл  последовательного запоминани  соответственно положительных и отрицательных разр дов последовательного кода множител , а сдвиговый регистр 9 - дл  запрещени  поступлени  на входы последовательных сумматоров одного из двух произведений одноименных разр дов сомножителей.

Блоки 22 и 23 суммировани  предназначены соответственно дл  суммировани  поразр дных произведений в с истеме золотой пропорции и в двоичной знакоразр дной системе счислени . Вход 24 предназначен дл  подачи последовательного кода множимого в системе счислени  золотой пропорции или дл  подачи положительных разр дов последовательного кода множимого в избыточной ДВОИЧНО) системе счислени .

Вход 25 предназначен дл  подачи отрицательных разр дов последовательного кода множимого в двоичной знакоразр дной системе счислени , вход 26 - дл  подачи последовательного кода множител  в системе счислени  золотой пропорции или дл  подачи положительных разр дов последовательного кода множител  в двоичной знакоразр дной системе счислени , вход 27 - дл  подачи отрицательных разр дов последовательного кода множител  в двоичной знакоразр дной системе счислени .

Выход 28 устройства предназначен дл  вывода последовательного кода произведени  в системе счислени  золотой пропорции, выходы 29 и 30 - дл  вывода последовательных кодов соответственно положительных и отрицательных разр дов произведени  в двоичной знакоразр дной системе счислени .

Сущность умножени  последовательных кодов в двоичной знакоразр дной системе счислени  заключаетс  6 следующем . Получение произведени  двух i

1612295

кодов АЙВ можно представить мер разр да, i 1, 2, 3,..,п| п - как сумму частичных произведений разр дность.

вида П А-Ь;, где Ь; - значение Произведение двух кодов можно Ч-го разр  да сомножител  В ; i - но- 5 представить ив следующем виде:

а aj а а ... ап, а

bj ...

а, bn а2.Ь„ a,bn .. .а„., Ь„а„Ь,

+ .

n-t ,. ..an.,bn-, а„Ьп-1

a,b4.a2b4a, ... а„., а,Ц а,Ьз ... а„, а,Ь, , ajb-i ,.. а„.,

a,b, , , ... a.b, .

Результат произведени  папучаетс  -, а,Ьф }Ь4 при сложении всех столбцов получен- 4 з

нык частичных произведений разр дов,

Коды сомножителей поступают после- i-bf.

довательно старшими разр дами вперед. При поступлении п-х разр дов со- При этом в первый такт получаетс  множителей получаютс  следующие час- частичное произведение . Во ВТО- тичные произведени : ром такте при поступлении и вторыхi к i к

разр дов сомножителей уже получаютс  произведени  следующего вида:a bp-i

,.35..

При поступлении третьих разр дов

сомножителей получаютс  следующие ti

частичные произведени 

а,Ьз 3

.

aibi,

„ a-b..

При поступлении четвертых разр довD

сомножителей получаютс  следующие приведенной диаграмме отражаетчастичные произведени с  последовательность получени 

д5частичных произведений:

пп ппппппппп п пп

п-1 п-1 п-1 п-1 п-1 п-1 п-1 п-1 п-1 п-1 п-1 п-1 п-1 п

55555п-1 п

44445п-1 п

33345п-1 п

12345п-1 п

гд 1 - соотцетствующее частичное

произведение при поступлении первых разр дов сомножителей 2 - соответствующие частичные произведени  при поступлении вторых разр дов сомножителей;

п - соответствующие частичные произведени  при поступлении п-х разр дов сомножителей .

Таким образом, за п тактов получаютс  все частичные произведени  п-х разр дов сомножителей. Дл  сложени  получаемых углов частичных произведений необходимо иметь п последовательно соединенных последовательных сумматоров дл  трех слагаемых или 2п последовательных сумматоров дл  двух слагаемых. При применении последовательных сумматоров дл  двух слагаемых на первые входы каждой пары сумматоров поступают частичные произведени  сторон углов. На вторые входы каждой пары сумматоров поступают выходы сумм из предыдущих пар сумматоров . С каждым тактом по мере поступлени  очередных разр дов слагаемых происходит одновременный сдвиг промежуточных сумм последовательных сумматоров. На входы первой пары сумматоров поступают последовательно во времени частичные произведени  а«Ь, , ., а,Ьз,. . ., П-, , , , а,,Ь , a4b,,. . ., ап.,Ь,, а Ь . На выходы второй пары сумматоров поступают последовательно во времени частичные произведени  а2:Ь2, ,Ь,

алЬ

Un.,jCl2.Uf|

алЬ„ и а,,Ь.

-2.

,

,, ..., а f,.;, Ь2, af)b2 . На входы i-й пары сумматоров поступают последовательно во времени частичные произведени  a,-bj, a b;, , a;b , i - n

а ,Ч( о : и а

Ь.,% а ,

,

. . ., а , Ь , а,Ь. . Причем частичные произведени  а b | поступают только на один из входов i-й пары последовательных сумматоров.

В табл.1 приведен процесс поступлени  частичных произведений на входы последовательных сумматоров.

В двоичной знакоразр дной системе счислени  каждый разр д представл етс  одной из цифр (1,0, -1) и имеющей веса разр дов 2. Передача цифр (I, О, -1) между арифметическими устройствами осуществл етс  по

двойным шинам, начина  со старших разр дов. При этом не может быть в одном двоичном разр де двух единиц с противоположными знаками.

Произведение ajb; в избыточной двоичной системе представл ют в виде

а;Ь;

(С; C;)(d; d, );

где С-, d, - значени  отрицательных

С;, d.

1

разр дов а; и соответственно ;

значени  положительных разр дов а- и bj соответ

ственно,

при этом С; Л С; 1; 1. Тогтха а;-Ь; C;d ; + С; d;

Cid.

-f C.d;

в этом выражении только одно из слагаемь х может быть равно единице. При этом первые два слагаемые представл ют положительное значение разр да произведени , а вторые два - отрицательное значение. Таким образом учитываетс  знак каждого разр да частичных произведений. Результат произведени  представл ет сумму полученных частичных произведений.

На 2п последовательных сумматорах дл  двух слагаемых можно получить последовательный код произведени , поступающий старшими разр дами впе- пед. За врем , равное п тактам, п старших разр дов последовательного кода произведени  получаетс  на выходе первого сумматора, мпадшие п разр дов последовательного кода произведени  хран тс  в последовательных суммат ор ах.

Однако последовательньм сумматор дл  двух слагаемых в двоичной- знакоразр дной системе счислени  имеет. К тактов задержки. Поэтому сумма с выхода i-ro последовательного сумматора должна поступать на вход (i-K)-ro последовательного сумматора, при i К.Дл  этого необходимо 2п последовательных сумматоров разбить на 2К последовательных ветвей. Выходы пер- 1ВЫХ 2К сумматоров поступают на последовательный сумматор дл  2К слагаемых .

На выходе последовательного сумматора дл  2К слагаемых формируетс  последовательный код результата про- и- ведени .

Устройство работает следующим образом .

10

При умножении чисел.представленных кодами в системе счислени  золотой пропорции, на входы 24 и 26 устройства поступают последовательные коды сомножителей. На элементах 10 и 14 групп происходит образование поразр дных частичных произведений, которые складываютс  в блоке 22 в системе счислени  золотой пропорции..На выходе 28 устройства формируетс  последовательный код произведени ,начина  со старших разр дов. Последовательное устройство дл  умножени  работает аналогично известному устрой- 15 ству.

При умножении чисел, представлен ных.в двоичной знакоразр дной системе счислени , на входы 24 и 25 устройства поступают соответственно по- ложительные и отрицательные разр ды первого сомножител , а на входы 26 и 27 - разр ды второго сомножител . На элементах И 0 группы образуютс 

20

группы формируютс  положительные значени  разр дов частичных произведений разр дов множител  на i-й разр д множимого . На элементах 1ШИ 21 группы формируютс  отрицательные значени  разр дов частичных произведений i разр дов множител  на х-й разр д mio жимого.

Частичные произведени , получаемые в каждом i-M такте работы устройства , складываютс  в блоке 23 в двоичной знакоразр дной системе счислени . На выходах 29 и 30 устройства формируют с  соответственно положительные и отрицательные разр ды последовательного кода произведени ,начина  со старших разр дов.

При умн жении двух чисел А lOlTOIOlTl и В 1001101011 сигнал начальной установки устанавливает все триггеры, регистры, последовательные сумматоры, элементы задержки в нулевое состо ние. Последовательные коды

частичные произведени  (i-l)-го поло- 25 сомножителей А и В поступают на входы 24, 25 и 26, 27 устройства.Триггеры 1 , 3, 5 и 7 запоминают на один такт соответствующие последовательные коды сомножителей. Регистры 2, 4, 6 и 8 запоминают, начина  со стар ших разр дов, коды сомножителей на весь цикл вычислений.

ительных разр дов множимого на i-й положительный разр д множител , на элементах И 11 группы - частичные

произведени  (i-t)-ro положительных разр дов множимого на i-й отрицатель- 30

ный разр д множител , на элементах И 12 группы - частичные произведени  (i-l)-ro отрицательных разр дов множимого на i-й отрицательный разр д множител ,, на элементах И 13 группы - 35 астичные произведени  (i-)-ro отрицательных разр дов множимого на i-й положительный разр д множимого, на элементах И 15 группы - частичные произведени  i положительных разр - 40 дев множител  на i-й отрицательный разр д множимого, на элементах И 16 - частичные произведени  i отрицательных разр дов множител  на i-й отрицательный разр д множимого, на элемен- 45 тах И 17 группы - частичные произведени  i отрицательных разр дов множител  на i-й положительный разр д множимого.

На элементах ИЛИ 18 группы формируютс  положительные значени  разр дов частичных произведений (i-l)-ro разр дов множимого на i-й разр д множител . На элементах ИЛИ 19 группы формируютс  отрицательные значени  разр дов частичных произведений (i-l)-ro разр дов множимого на i-й разр д множител . На элементах ИЛИ 20

5

0

группы формируютс  положительные значени  разр дов частичных произведений разр дов множител  на i-й разр д множимого . На элементах 1ШИ 21 группы формируютс  отрицательные значени  разр дов частичных произведений i разр дов множител  на х-й разр д mio жимого.

Частичные произведени , получаемые в каждом i-M такте работы устройства , складываютс  в блоке 23 в двоичной знакоразр дной системе счислени . На выходах 29 и 30 устройства формируют с  соответственно положительные и отрицательные разр ды последовательного кода произведени ,начина  со старших разр дов.

При умн жении двух чисел А lOlTOIOlTl и В 1001101011 сигнал начальной установки устанавливает все триггеры, регистры, последовательные сумматоры, элементы задержки в нулевое состо ние. Последовательные коды

сомножителей А и В поступают на входы 24, 25 и 26, 27 устройства.Триггеры 1 , 3, 5 и 7 запоминают на один такт соответствующие последовательные коды сомножителей. Регистры 2, 4, 6 и 8 запоминают, начина  со старших разр дов, коды сомножителей на весь цикл вычислений.

Представим умножение в виде:

А lOlTOloTTl

X

В Tool 10100 if

10110Ю111 0000000000 0000000000

То 1101 он г ionoioili

0000000000

loiToioTli oooooooogo loiToioiTi Tonoioni

П ToToiTiloToTToooioT

1

с выходов первых элементов ИЛИ 18 и 19 групп на входы последова- тельног сумматора 35.1 поступает код 0001101011, с выходов первых элементов ИЛИ групп 20 и 21 на входы последовательного сумматора 35.11 - код 1011010111, с выходов вторых элементов ИЛИ группы 18 и 19 на входы последовательного сумматора 32.2 код OQOOOOOOO, с выходов вторых элементов ИЖ групп 20 и 21 на входы последовательного сумматора 35 .-2 - код 000000000, с выходов третьих элементов ИЛИ 18 и 19 групп на входы последовательного сумматора 35.3 - код ОТЮЮП, с выходов третьих элементов ИЛИ 20 и 21 групп на входы последовательного сумматора 35.13-- код 00000000, с выходов четвертьпс элементов ВДИ 18 и 19 групп на входы последовательного сумматора 35.4 г код OloToTl, с выходов четвертых элементов ИЛИ 20 и 21 групп на вхо- ды последовательного сумматора 35.14- код ШТОПТ. Этот и дальнейший процесс умножени  представлен в табл.2.

Claims (1)

1. Устройство дл  умножени ,содержащее два триггера, первый генератор, последовательного приближени  множимого , первый регистр последовательного приближени  множител , сдвиговый регистр, первую и вторую группы по п элементов И (п - разр дность сомножителей ) и первый блок суммировани , причем первый вход множимого устройства соединен с информационными входами первого триггера и первого регистра последовательного приближени  множимого, разр дные выходы которого соединены с первыми входами соответствующих элементов И первой группы, вторые входы которых соединены с соответствующими разр дными выходами сдвигового регистра,ин- формационньй вход которого соединен с входом логической единицы устройства , первьй вход множител  которого соединен с входом логической единицы устройства, первый вход множител  которого соединен с информационными входами второго триггера и первого регистра последовательного приближени  множител , разр дные выходы которого соединены с первыми входами соответствующих элементов И второй группы, вторые входы которьтх соединены- с выходом первого триггера, выход второго триггера соединен с третьими входами элементов И первой группы, выходы которых соединены с соответствующими входами первого слагаемого первого блока суммировани , входы второго слагаемого которого соединены с выходами соответ

5

0

ствующих элементов и второй группы, а выход - с первым входом результата устройства, входы синхронизации и начальной установки которого соединены соответственно с входами синхронизации и начальной установки первого и второго триггеров, первых регистров последовательного приближени  множимого и множител , сдвигового регистра и первого блока суммировани , отличающеес  тем, что, с целью расширени  функциональных возможностей за счет обеспечени  выполнени  операции умножени  в двоичной знакоразр дной системе счислени , в него введены второй регистр последовательного приближени  множимого, второй регистр последовательного приближени  ъшожител , третий и четвертый триггеры, с третьей по восьмую группы по п элементов И, четыре группы по п элементов ИЛИ и второй блок суммировани , причем второй вход множимого устройства соединен с информационными входами третьего триггера и второго регистра последовательного приближени  множимого, разр дные выходы которого соединены с первыми входами соответствующих элементов И третьей и четвертой групп, вторые входы .которых соединены с соответствующими разр дными выходами сдвигового регистра и первыми входами соответствующих элементов И п той группы, вторые входы которых соединены с соответствующими разр дными выходами первого регистра последовательного приближени  множимого, второй вход гдаожител  устройства соединен с информационными входами четвертого триггера и второго регистра последовательного приближени  множител , разр дные выходы которого соединены с первыми входами соответствующих элементов И шестой и седьмой групп, выходы которых соединены с первыми входами соответствующих элементов ИЛИ первой и второй групп, выход первого триггера соединен с вторыми входами элементов И седьмой группы, выход второго триггера соединен с третьими входами элементов И четвертой группы, выходы которых соединены с первыми входами соответствующих элементов ИЛИ первой и второй групп, выход первого триггера соединен с вторыми входами элементов И седьмой группы, выход второго

5

40

45

50

55

триггера соединен с третьими входам элементов И четвертой группы,выходы которых соединены с первыми входами соответствующих элементов ИЛИ третье группы, вторые входы которых соединены с выходами соответствующих элементов И п той группы, третьи входы которых соединены с выходом четвертого триггера и третьими входами соответствующих элементов И третьей группы , выходы которых соединены с первыми входаг и соответствующих элементов И четвертой группы, вторые входы которых соединены с выходами соответ ствующих элементов И первой группы,, разр дные выходы первого регистра последовательного приближени  множител  соединены с первыми входами соответствующих элементов И восьмой группы, выход третьего триггера соединен с вторыми входами элементов И шестой и восьмой групп, выходы элементов И второй и восьмой групп соединены с вторыми входами соответствующих элементов ИЛИ первой и второй групп, выходы элементов ИЛИ первой, второй, третьей и четвертой групп соединены соответственно с информационными входами первой, второй, третьей и четвертой групп второго блока суммировани , первый и второй выходы которого соединены соответственно с вторым и третьим выходами результата устройства, входы синхронизации и начальной установки которого соединены соответственно с входами синхронизации и на 4альной установки третьего и четвертого триггеров , вторых регистров последовательного приближени  множимого и множи- .тел  и второго блока суммировани . 2, Устройство по п. 1 ,. о т л и - чающеес  тем, что второй блок суммировани  содержит (2п+3) последовательных сумматоров и два элемента задержки, причем первьш и второй информационные входы i-ro последовательного сумматора (i 1,.. ,,,,п) соединены с соответствующими информационными входами первой и второй групп блока, информационные входы третьей и четвертой групп которого соединены соответственно с первым и вторым информационными входами j -го последовательного сумматора (J п+1,..,2п) , первый и второй выходы каждого (2К+1)-го последовательного сумматора (К ,...,n-l) кроме (п+1)-го последовательного сумматора , соединены соответственно с третьим и четвертым информационными входами каждого. (2К-1)-го последова- .тельного сумматора, первый и второй выходы каждого (2п+2)-го последовательного сумматора, кроме (п+2)-го последовательнох-о сумматора, соединены соответственно с третьим и четвертым информационными входами 2К-го последовательного сумматора, третьи

и четвертые входы (n-l)-ro , п-го, (2п-1)-го, 2п-го последовательных сумматоров соединены с входом логи-: ческого нул  устройства,, первый и второй выходы второго и (п+2)-го

последовательных сумматоров соединены соответственно с первыми и вторыми входами первого и второго элементов задержки, первый и второй выходы первого последовател-ьного сумматора

соединены соответственно с первым и вторым информационными входами (2п+1)-го последовательного сумматора, третий и четвертый информационные входы которого соединены соответственно с первым и вторым выходами первого элемента задержки, первьп и второй выходы (п+1)-го последовательного сумматора соединены соответственно с первым и вторым информационными входами (2п+2)-го последовательного сумматора, третий и четвертью информационные входы которого соединены соответственно с первым и вторым выходами второго элемента задержки, первый и второй выходы (2п+1)-го последовательного сумматора соединены соответственно с первым и вторым информационными входами (2п+2)-го последовательного сумматора, третий и

четвертый информационные входы которо- го соединены соответственно с первым и вторым выходами (2п+2)-гопоследовательного сумматора, первый и второй выходы (2п-1-3)-го последовательного сумматора соединены соответственно с первым и вторым выходами блока, входы синхронизации и начальной установки которого соединены соответственно с входами синхронизации и начальной установки всех посл.едов-а- тельных сумматоров и первого и второго элементов задержки.

Таблица

2

оо

п

I Г4 I

2

I

а I

I 2

X

о,

I

о 01- о 0(-Ь- 01- |-(001-0

ah- оооо|- оо - оо - of- - о1-

|w|- о о -(- о -(- о о - - о - - of- § ° 01-1- о о -f- о - о - О - - О

1 V

э - - о о - О|о|о о|-(- о о1-

3 о - ооооо о(- о о о(- о о

- OJ- ООО - ООО

о1- о о о о о - о о - о о 01-о|-о о о .

I- - о о|- о о -

о(- о о о о о о о о

lia

SR о и f

- ej «л . ifi о - (ч - сл - « - ш - чо -

00 0« о о 00 - о, - tsi

OOOt00r Оiri СЧ-

Г4 - .- СУ - - - - rj- -

ЙЯЯЯЯЙЙЯЯЙЯ Я«ЯЯ{ЯЯ 5Й Ч;Ч й;5ЯЙЙ ЙЯ 5 5 5 WWWwRwWWWWWwfiwWwf Rw NWlMWNnWlNfNWflWwWWlMWWWW

- or- - о

о 01-00

.(-о - - о - - о о

о Qf- о о о

- О - - о о|- о о -

I- о - о 0|- J- о о - - 0|-

о о/- о оК- о 01- (-|- - I- о го - - о о -I- о - о о - -

о 01- о 0(-Ь- 01- |-(001-0

h- оооо|- оо - оо - of- - о1-

о1- о о о(- о о|- о - о1- о о -

ООО-. ОО(- ОООг-01- 00

о о - о oj- о - о о о - о о - о о|г-о о -I-о

о о о of- о о о о о о

1-0

OOOt00r Оiri СЧ-

Г4 - .- СУ - - - - rj- -

о Н о

о

сэ1- о о о

-1-1- f- о -I (i. о - о

-I-HI- о о о -

I001-14

н

о,

V

о

|«

I и и

I- - 0(о - о -

1-(- о о

о о - I- о -I- о

01- Jо о

а о о п П гл

ИМИ1