SU1631555A1 - Арифметическое устройство дл процессора быстрого преобразовани Фурье - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  построени  устройств обработки сигналов , работающих в реальном масштабе времени. Цель изобретени  - повышение быстродействи  устройства при обработке вещественных входных данных . Поставленна  цель достигаетс  за счет того, что устройство содержит сумматоры 1-4. вычитатели 5-8, умно- жители 9-12, коммутаторы 13-17, регистры 18-21, триггер 22. 4 ил.

Description

ОЭ

СД СД

ел

Изобретение относитс  к вычислительной технике и предназначено дл  построени  устройств обработки сигналов , работающих в реальном масштабе времени.

Цель изобретени  - повышение быстродействи  устройства,

Устройство выполн ет базовые операции алгоритма быстрого преобразо- вани  Фурье, который в случае обработки вещественных входных данных может быть представлен аналитически соотношением :

vi-г УН

F - ( П9к)(Пткск)х, (1)

F - вектор коэффициентов преобразовани  Фурье;

X - вектор вещественных входных данных;

n

N - размерность преобразовани ;

пn-k- „Tk+2

9k 12 ® И,

Т, - I ® vj k ;

ck 1г®и2®4 Ы,

;

I - единична  матрица; P - матрица идеальной перестановки;

IГ О

о s1,

Т - символ транспонировани ;

1ч 4

h-k

и-М

D,

.H-k-«

- матрица дискретного преобразовани  Фурье пор дка два; - символ кронекеровского произ- 45 ведени  матриц;

- диагональна  матрица, содержаща  чисто вещественные коэффициенты;

- провоциркул нтна  матрица ви- JQ да:

S

(5) 55

5

0

5

Й- - символ комплексного сопр жени .

Элемент q- матрицы S записываетс  в виде:

q 1 + jtf,

где j -л|-1;

Об - число равное основанию используемой системы счислени . Вычисление преобразовани  Фурье в соответствии с формулой (1) выпол г н етс  в два этапа. Первый этап заключаетс  в умножении входного вектора X данных на произведение слабозаполненных матриц Ск и Тц. Поскольку матрицы С ц и Т k содержат чисто вещественные элементы, то на первом этапе все операнды  вл ютс  чисто вещественным числом. Структура вычислени  данного этапа вычислени  аналогична структуре вычислени  известного алгоритма вычислени  быстрого преобразовани  Фурье по основанию два. Это позвол ет выделить базовую операцию дл  первого этапа вычислени  вида:

30

А; X; + Х-4(; А,ч, X;tl)d;,

(6)

где А-, А,1, - результаты выполнени 

базовой операции; Х{, X - исходные операнды; d - элемент диагональной матрицы D.

На втором этапе вычислени  дискретного преобразовани  Фурье в соответствии с (1) выполн етс  умножением блочно-диагональных матриц $к на промежуточных векторных данных Хк, при этом вычислительные затраты данного этапа состо т в выполнении базовых операций вида:

ReYj ReB + ReC-ctflmB-ImC); ImYj oi(ReB-ReC)+ImB + ImC,

(7)

где Re и Im обозначают соответственно вещественную и мнимую части числа; В, С - исходные операции,  вл ютс  элементами вектора х,(.

Дл  выполнени  базовой операции (7) потребуетс  выполнить шесть операций :типа сложени  и две операции

тривиального умножени  на константу фЈ, котора  выполн етс  путем сдвига кода на К разр дов ,

На фиг.1 изображена функциональна  схема устройства; на фиг.2 - граф вычислени  по алгоритму (1) дл  N 16; на фиг.З и 4 - структуры базовых операций по формулам (6) и (7) соответственно.

Устройство содержит сумматоры 1-4, вычитатели 5-8, умножители 9-12, коммутаторы 13-17, регистры 18-21, триггер 22, входы 23-29 устройства, вход задани  режима 30 устройства, тактовый вход 31 устройства, информационные выходы 32-35 устройства.

Устройство работает следующим образом.

Выполнение алгоритма (1) быстрого преобразовани  Фурье рассматриваетс  на примере дл  (см.фиг.2).

На первом этапе вычислени  в соответствии с фиг.2 выполн етс  последовательность базовых операций по фиг.З. Дл  этого на вход 30 устройства подаетс  сигнал уровн  1, который поступает на управл ющие входы коммутаторов 13 и 14 и переводит их в режим передачи данных с их входов на выходы.

Одновременно с приходом первого тактового импульса на вход 31 устройства на входы 23.24,25 и 27 устройства подаютс  операнды базовой операции по фиг.З, а на входы 26 и 28 устройства - коэффициенты данной базовой операции.

Поступление на входы сумматора 1 и вычитател  5 первого и третьего one рандов с входов 23 и 25 устройства соответственно позвол ет получить на выходах сумматора 1 и вычитател  5 сумму и разность первого и третьего операндов базовой операции по фиг.З. При этом результатом с выхода вычитател  5 поступает на вход умножител  9, на другой вход которого подаетс  первый коэффициент базовой опера ции по фиг.З, что позвол ет осуществить умножение разности первого и третьего операндов на первый коэффициент dj, результат которого поступает через вход коммутатора 13 на вход регистра 20. В то же врем  результат сложени  первого и третьего операндов с выхода сумматора 1 подаетс  на вход регистра 18. Аналогично описанному на вход регистра 19 поступает

сумма второго и четвертого операндов базовой операции по фиг.З с выхода сумматора 2, а на вход регистра 21 подаетс  разность второго и четвертого операндов, полученна  на выходе вычитател  6 и умноженна  на второй коэффициент dn в умножителе 10.

Через врем 

10

t

ч+

V

5

0

.-

0

5

5

0

5

где tc - врем  выполнени  операции сложени ;

t(. - врем  выполнени  операций умножени ;

t.. - врем  распространени  сигнала через коммутатор, на вход 31 устройства поступает второй тактовый импульс, по которому осуществл етс  запись результатов вычислени  в регистры 18-21, а сигнал уровн  1, поступающий с входа 30 на вход триггера 22, поступает на выход 5 последнего. Сигнал высокого уровн  с выхода триггера 22 поступает на управл ющие входы коммутаторов 15-17 и переводит их в режим передачи данных с входов на выходы. По приходу второго тактового импульса на входы 23 - 27 устройства поступают также очередные исходные операции дл  базовой операции по фиг.З, а на выход умножител  7 - второй выходной операнд данной базовой операции,  вл ющийс  результатом умножени  кода, полученного на выходе вычитагел  7, на третий коэффициент сЦ базовой опера- ции по фиг.3.

Операнды с выходов регистров 20 и 21 поступают на входы сумматора 4 и вычитател  8 соответственно, а также через входы коммутаторов 16 и 15 на входы вычитател  8 и сумматора 4. В результате этого на выходе сумматора 4 формируетс  третий выходной операнд базовой операции по фиг.З, а операнд, сформированный на выходе вычитател  8, поступает на вход умножител  12, где осуществл етс  его умножение

на коэффициент Ц в соответствии со структурой базовой операции по фиг.З.

К концу второго такта работы устройства ка выходы 32-35 устройства поступают выходные операнды с выходов соответственно сумматора 30 умножител  11, сумматора 4 и умножител  12 через вход коммутатора 17.

Кроме того на входах регистров 18-21 по аналогии с описанным формируютс  промежуточные операнды дл  данных, поступивших на входы 23-28 устройства на втором такте.

По приходу третьего тактового импульса на вход 31 устройства на выходы 32-35 устройства передаютс  результаты выполнени  базовой операции по фиг.З, в первый - четвертый регистры 18-21 записываютс  промежуточные результаты, а на входы 23-29 подаютс  очередные значени  входных операндов дл  базовой операции по j фиг.3.

Таким образом, выполнение необходимого числа указанных базовых операций производитс  по описанной схеме.

На последнем такте выполнени  базовой операции до фиг.З на входах регистров 18-21 формируютс  промежуточные операнды, которые по приходу очередного импульса записываютс  в указанные регистры. При этом на вход 30 устройства поступает сигнал уровн  О, который переводит коммутаторы 13 и 14 в режим передачи данных с соответствующих входов на выходы . Кроме того, по тактовому импул су на входы 23 и 24 устройства подаютс  вещественна  и мнима  части первого операнда базовой операции по фиг.4, на входы 25 и 27 устройства поступают вещественна  и мнима  части второго операнда базовой операции по фиг.4, на вход 29 устройства поступает третий коэффициент базовой операции по фиг.З. Это позвол ет к концу данного такта работы устройства на выходах сумматора 1 и 2 получить суммы вещественных и мнимых частей входных операндов в соответствии со структурой вычислени  базовой операции по фиг.4, коды которых подаютс  на входы регистров 18 и 19 соответственно, а на выходах вычитателей 5 и б формируютс  разности вещественных и мнимых входных операндов, которые поступают через входы коммутаторов 13 и 14 на входы регистров 20 и 2Т.

Соединение. 1-х разр дов выходов . вычитателей 5 и 6 с (1+к)-ми разр дами входов коммутаторов 13 и 14 позвол ет осуществтить умножение операндов поступающих на входы ука

0

5

0

5

0

5

0

5

0

5

занных коммутаторов на тривиальный множитель об .

По приходу очередного тактового импульса на вход 31 устройства на входы 32-33 устройства подаютс  результаты выполнени  базовой операции по фиг.З, в регистры 18-21 занос тс  промежуточные результаты вычис- лени  базовой операции по фиг.4, а на входы 23-27 устройства поступают исходные операнды базовой операции по фиг.4. Кроме того, сигнал уровн  О с входа триггера 22 по тактовому импульсу поступает на его выход, что переводит коммутаторы 15 - 17 в режим передачи данных с соответствующих входов на выходы. Это разрешает прохождение кода с выхода регистра 19 через вход коммутатора 15 на вход сумматора 4, на другой вход которого подаетс  код промежуточного результата с выхода регистра 20, что позвол ет на выходе сумматора 4 сформировать код мнимой части результата выполнени  базовой операции по фиг.4. На выходе вычитател  8 образуетс  вещественна  часть результата базовой операции по фиг.4 как результат вычитани  данных, поступающих на вход вычитател  8 с выхода регистра 18 через вход коммутатора 16.

Код вещественной части результата выполнени  базовой операции по фиг.4 поступает через вход коммутатора 17 на выход 35 устройства.

На данном такте работы устройства на входах регистров 18-21 формируютс  промежуточные результаты выполнени  базовой операции по фиг.4. Таким образом максимальна  задержка сигналов на данном такте вычислени 

Ч + 2tk

по истечении которого на вход 31 устройства поступает очередной тактовый импульс, по которому на выходы 34 и 36 устройства подаютс  коды мнимой и вещественной части результата базовой , операции по фиг.4, в регистры 18-21 занос тс  промежуточные результаты выполнени  базовой операции по фиг.4, а на входы 23,24, 25 и 27 устройства подаютс  очередные исход- ные операнды базовой операции по фиг.4.

Дальнейшие вычислени  по данной базовой операции выполн ютс  в устройстве по описанной схеме.

Claims (1)

1. Формула изобретени 

   Арифметическое устройство дл  процессора быстрого преобразовани  Фурье, содержащее первый, второй и г третий сумматоры, первый, второй третий вычитател , первый, второй, третий и четвертый регистры, первый, второй, третий и четвертый умножители , первый и второй коммутаторы, 10 причем выход первого регистра подключен к первым входам третьих сумматора и вычитател , а выход третьего сумматора  вл етс  первым информационным выходом устройства, о т л и ч а- 15 ю щ е е с   тем, что, с целью шени  быстродействи  при обработке вещественных данных, в него введены четвертые сумматор и вычитатель, триггер, третий, четвертый и п тый 20 коммутаторы, причем выход первого сумматора подключен к информационному входу первого регистра, тактовый вход которого соединен с тактовыми входами триггера, второго, третьего и четвертого регистров и  вл етс  тактовым входом устройства, первым информационным входом которого  вл ютс  соединенные между собой первые входы первого сумматора и перво- 3 го вычитател , выход которого подключен к первому входу первого умножител  и первому информационному входу первого коммутатора, выход которого подключен к информационному входу 3 третьего регистра, выход которого подключен к первому входу четвертого сумматора и первому информационному входу четвертого коммутатора, выход которого подключен к первому входу 4 четвертого вычитател , выход которого подключен к первому информационному входу п того коммутатора и первому информационному входу четвертого умножител , выход которого подключен 4 к второму информационному входу п того коммутатора, выход которого  вл етс  вторым информационным выходом устройства, вторым информационным

   входом которого  вл ютс  соединенные между собой первые входы вторых вы- читателей и сумматора, выход которого подключен к информационному входу второго регистра, выход которого подключен к вторым входам третьих вычитател  и сумматора и первому информационному входу третьего коммутатора , выход которого подключен к второму входу четвертого сумматора, выход которого  вл етс  третьим информационным выходом устройства, третьим информационным входом которого  вл ютс  соединенные между собой вторые входы первых сумматора и вычитател , выход третьего вычитател  подклю-

   чен к первому входу третьего умно-

   кител ,выход которого  вл етс  четвертым информационным выходом устройства, четвертым информационным входом которого  вл ютс  соединенные между собой вторые входы вторых сумматора к вычитател , выход которого подключен к первому информационному входу второго коммутатора и первому входу второго умножител , выход которого подключен к второму информационному входу второго коммутатора, выход которого -подключен к информационному входу четвертого регистра, выход которого подключен к второму входу четвертого вычитател  и второму информационному входу третьего коммутатора , управл ющий вход которого соединен с управл ющими входами четвертого и п того коммутаторов и подключен к выходу триггера, установочный вход которого соединен с управл ющими входами первого и второго коммутаторов и  вл етс  входом задани  режима устройства, первым и вторым входами коэффициентов которого ,  вл ютс  вторые входы соответственно первого и второго умножителей, а вторые входы третьего и четвертого умножителей соединены между собой и  вл ютс  третьим входом коэффициента устройства.

   ЧЛ

   Фиг,

   ImY