SU1179327A1

SU1179327A1 - Устройство дл возведени в степень

Info

Publication number: SU1179327A1
Application number: SU843732621A
Authority: SU
Inventors: Анатолий Алексеевич Мельник; Иван Григорьевич Цмоць
Original assignee: Предприятие П/Я В-8751
Priority date: 1984-04-21
Filing date: 1984-04-21
Publication date: 1985-09-15

Abstract

УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ Б СТЕПЕНЬ, содержащее К вычислительных блоков К ; Д максимальньм показатель степени), причем первый вычислительный блок . содержит регистр основани степени, регистр показател степени и квадратор , вычислительные блоки с второго по (К-1)-й содержат регистр основани степени, регистр показател степени,- регистр результата, квадратор и умножитель, -и вычислительньй блок содержит регистр основани степени, регистр показател степени, регистр результата, умножитель, при этом тактовые входы регистра основани степени, регистра результата и регистра показател степени каждого вычислительного блока соединены с тактовым входом устройства, о т л и ч а ющ е е с тем, что, с целью повышени быстродействи , в каждый вычислительньй блок дополнительно введены группы из (li-1) элемента И и элемент ИЛИ, причем в каждом 1-м вычислительном блоке ( 1,...,К) информационные входы регистра основани и регистра показател степени соединены соответственно с выходами квадратора и регистра показател степени (i-1)-ro вычислительного блока, выходы регистра основани соединены с входом квадратора , выходы разр дов регистра основани с первого по

Description

вычислительного блока, выход умножител J -го вычислительного

1179327

блока

вл етс выходом устройства .

Изобретение относитс к вычислительной технике и может быть использовано в высокопроизводительных устройствах обработки цифровой информации .

Цель изобретени - повьшение быстродействи .

На чертеже представлена функциональна схема устройства дл возведени в степень.

Устройство содержит К вычислительных блоков 1 ( 1 1,2, ..., К ) каждый из которых содержит и -разр дный регистр 2 основани степени , К -(i-1)-разр дный регистр 3 показател степени, п -разр дный регистр 4 результата (кроме первого вычислительного блока), группу элементов И 5, З,j., 5п-1, элемент ИЛИ 6, квадратор 7 (кроме К -го вычислительного блока 1к), умножитель 8 (кроме первого вычислительного блока 1, тактовый вход 9 устройства, первый информационный вход 10 устройства, второй йнформац онньй вход 11 устройства и выход 12 устройства.

В устройстве дл возведени в степень используетс бинарный способ сокращени количества умножеНИИ . Показатель степени записываетс в двоичный системе исчислени . При последовательном чтении цифр показател справа налево выполн ютс следующие операции:.

если очередна цифра нуль, то результат предыдущей операции умножаетс на единицу,- если очередна 1дифра единица, то результат предыдущей операции умножаетс А ( где А - основание степени.

За начальный результат принимаетс единица.

Устройство работает следующим образом.

В первом такте в регистр 2 первого вычислительного блока 1| записываетс основание степени А , а в регистр 3 этого же вычислительного блока - показатель степени wi. Основание степени А с выходом регистра 2, проход через квадратор 7, возводитс в квадратор и поступает на вход регистра 2 второго вычислительного блока y,

Кроме этого, старшие разр ды от 1-го до (li-1)-ro основани степени поступают на первые входы элементов И 5;, , 52 , ... 5 пн , а младший П -и разр д - на первый вход элемента ИЛИ 6.

Прохождением информации через элементы И 5, , 5д ,. . . 5j, и чере элемент ИЛИ 6 управл ет информаци , записанна в k -м разр де регистра 3. При нуле в -м. разр де регистра 3 на выход элементов И 5(, З,..., 5.1 поступает нуль, а на выход элемента ИЛИ 6 - единица, а при единице в К -м разр де этого же регистра на выход элементов И 5 5,..., 5 f,, поступают старшие (fl-1) разр ды основани степени, а на выход элемента ИЛИ 6 - младший И -и разр д основани степени. Информаци с выходов элементов И 5,, Sj,..., 3(, и элемента ИЛИ поступает на вход регистра 4 результата второго вычислительного блока 1 2. .

Во втором такте производитс перезапись информации с выходов первого вычислит.ёльного блока 1 j во второй вычислительный блок 1- т.е. в регистр 2 записываетс информаци с выходов квадратора 7, в регистр 3 - показатель степени без К -го разр да, ав регистр 4 - информаци с выходов элементов И 3 , 3,. . ., 3 У),, и элемента ИЛИ 6.

Одновременно в первый вычислительный блок 1ц записьшаютс новые обрабатьтаемого массива.

Во втором вычислительном блоке 12 информаци с выходов регистра 2, проход через квадратор 7, возводитс в квадратор, т.е. на выходе квадратора 7 имеетс А .

Предьщущий результат с выхода регистра 4 поступает на второй вход умножител 8, где он в зависимости от значени (К-1)-го разр да регистра 3 умножаетс на единицу (1С-1)-й разр д равен нулю) или на информацию с вькода регистра. 2 (1(-1)-й разр д равен единице), т.е. на А.

В ,1аоследующих тактах устройство работает аналогично, т.е. в каждом вычислительном блоке 1 выполн етс одна итераци алгоритма возведени в степень. Операци возведени в степень выполн етс при про сождео

НИИ операндами всех вычислительных блоков 1.

Описанное устройство работает по конвейерному принципу.

Его быстродействие определ етс временем выполнени одной итерации т.е. тактом конвейера. Данное врем равно

2 tyw 5

врем записи информации

где

рг в регистреi

in (jnзадержка информации соответственно элементом И и умножителем.

Claims

УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ

В СТЕПЕНЬ, содержащее К вычислительных блоков К 2 т} , где tn максимальный показатель степени), причем первый вычислительный блок содержит регистр основания степени, регистр показателя степени и квадратор, вычислительные блоки с второго по (К-1)-й содержат регистр основания степени, регистр показателя степени,, регистр результата, квадратор и умножитель, к -й вычислительный блок содержит регистр основания степени, регистр показателя степени, регистр результата, умножитель, при этом тактовые входы регистра основания степени, регистра результата и регистра показателя степени каждого вычислительного блока соединены с тактовым входом устройства, отличающееся тем, что, с целью повышения быстродействия, в каждый вычислительный блок дополнительно введены группы из (П-1) элемента И и элемент ИЛИ, причем в каждом

1-м вычислительном блоке (<=1,...,К) информационные входы регистра основания и регистра показателя степени соединены соответственно с выходами квадратора и регистра показателя степени (|-1)-го вычислительного блока, выходы регистра основания соединены с входом квадратора, выходы разрядов регистра основания с первого по (Л-1)-й соединены с первыми входами соответствующих элементов И группы, выход И-го разряда регистра основания соединен с первым входом элемента ИЛИ, прямой выход [ К (i-l)j-ro разряда регистра показателя степени соединен с вторыми входами элементов И группы, а инверсный выход [ К -(i-1)]-ro разряда регистра показателя степени соединен 'с вторым входом элемента ИЛИ, выходы элементов И с первого по (п-1)-й соединены с первыми входами соответствующих разрядов умножителя, первый вход п -го разряда которого соединен с выходом элемента ИЛИ, выходы регистра результата соединены с вторыми входами соответствующих разрядов умножителя, выходы которого соединены с информационными входами регистра результата (i+1)-ro вычислительного блока, в первом вычислительном блоке входы регистра основания степени и регистра показателя степени соединены соответственно с первыми и вторыми информационными входами устройства, а выходы элементов И с первого по (Л-1)-й соединены с входами соответствующих разрядов регистра результата второго вычислительного блока, вход П -го разряда которого соединен с выходом элемента ИЛИ первого

SU „„1179327 вычислительного блока, выход ум- блока является выходом устройножителя К -го вычислительного ства.