SU1746379A1 - Устройство дл делени чисел на константу 2 @ + 1 - Google Patents
Устройство дл делени чисел на константу 2 @ + 1 Download PDFInfo
- Publication number
- SU1746379A1 SU1746379A1 SU904816024A SU4816024A SU1746379A1 SU 1746379 A1 SU1746379 A1 SU 1746379A1 SU 904816024 A SU904816024 A SU 904816024A SU 4816024 A SU4816024 A SU 4816024A SU 1746379 A1 SU1746379 A1 SU 1746379A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- group
- adder
- output
- register
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычислительной технике и позвол ет выполн ть деление чисел на константу 2 +1 в последовательном коде с заданной точностью. Цепью изобретени вл етс повышение быстродействи устройства. Устройство содержит сумматор 2.1 итриггерЗЛ, которые вычитают в дополнительном коде из делимого А, задержанноS гона регистре 1.1 на f тактов его же величину , поданную дл этого через элемент НЕ 6. что обеспечивает домножение делимого А на величину (2 - 1). При этом единичный сигнал переноса, вырабатываемый по окончанию описанной операции, устран етс путем сброса триггера 3.1 на соответствующем такте сигналом, формируемым счетчиком 4 и дешифратором 5. Последующие сумматоры группы 2, триггеры группы 3 и регистры группы 1 домножают полученный результат на р д величин: (2 + 1), (24 + 1) и т.д. Сумматор 2.I и триггер 3.1 складывают предыдущий результат, поступающий непосредственно и задерживаемый на регистре 1.1 на 2м тактов, домножа тем самым предыдущий результат на величину (22i + величину X А/2+1, задержанную на 2 тактов.2 ил. СО с
Description
VI О СО
ч ю
ти
Фиг.1
Изобретение относитс к вычислительной технике и может быть использовано в арифметических блоках ЭВМ.
Известно устройство дл делени , содержащее сумматор, регистр делимого, регистр делител и матрицу умножени .
Недостатком устройства вл етс его сложность.
Известно устройство дл делени чисел на константу 21 + 1, содержащее первый сумматор, регистр делимого, промежуточный регистр, группу элементов И, счетчик, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент И- НЕ, группу элементов НЕ, причем п-разр д- ный информационный вход регистра делимого вл етс входом делимого устройства , а выходы n-разр дного регистра делимого соедин.ены с соответствующими входами первой группы входов сумматора, младшие выходы сумматора соединены с первыми входами соответствующих элементов И группы, выходы которых вл ютс выходами остатка устройства, выходы сумматора U+1, t+2n соединены с информационными входами промежуточного регистра, 1-й выход промежуточного регистра, , n-f+1, соединен с входом соответствующего элемента НЕ группы, выход которого соединен с i-м входом второй группы входов сумматора , первый выход промежуточного регистра соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. (И)-й выход сумматора соединен с первым-входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого вл етс старшим выходом остатка устройства и соединен с первым входом элемента И-НЕ, первый выход сумматора соединен с вторым входом элемента И-НЕ, выход счетчика соединен с входом разрешени счета счетчика и третим инверсным вхо- дом элемента И-НЕ, выход которого соединен с входом разрешени приема промежуточного регистра и с вторыми входами элементов И группы, синхровход промежуточного регистра объединен с вычитающим входом счетчика и вл етс тактовым входом устройства, вход сброса промежуточного регистра объединен с входом установки счетчика и синхровходом регистра делимого и вл етс входом запуска устройства, входы п-СНn второй группы входов сумматора и вход переноса сумматора подключены к единичной шине, старшие выходы сумматора 1+1,...,п вл ютс выходами частного устройства.
Недостатком устройства вл етс его низкое быстродействие, обусловленное большей продолжительностью такта работы устройства.
Цель изобретени - повышение быстродействи устройства.
Указанна цель достигаетс тем, что в устройство, содержащее группу сумматоров , группу триггеров, группу регистров, счетчик и элемент НЕ, причем вход делимого устройства соединен с информационным входом первого регистра группы, выход 1-го регистра группы (где 1 1,2г, г - точность
вычислени результата) соединен с первым входом 1-го сумматора группы, выход переноса которого соединен с информационным входом 1-го триггера группы, выход элемента НЕ соединен с вторым входом первого
сумматора группы, вход начальной установки устройства соединен с входом сброса j-ro триггера (где J 2,...,г) группы и входом сброса счетчика, вход синхронизации которого соединен с входом синхронизации 1-го
триггера группы и тактовым входом устройства , введены дешифратор, причем вход элемента НЕ соединен с входом делимого устройства, выход суммы 1-го сумматора группы соединен с информационным входом (1+1}то регистра группы и с вторым входом (1+1}-го сумматора группы, выход 1-го триггера группы соединен с третим входом 1-го сумматора группы, входы установки и сброса первого триггера группы соединены
соответственно с входом начальной установки устройства и выходом дешифратора, входы которого соединены с выходами счетчика , входы сброса регистров группы соединены с входом начальной установки
устройства, тактовый вход которого соединен с синхровходами регистров группы, выход суммы r-го сумматора группы соединен с выходом результата устройства.
На фиг.1 приведена структурна схема;
на фиг.2 - временные диаграммы, иллюстрирующие работу устройства.
Устройство содержит регистры 1.1,...,1.г, сумматоры 2.1.....2.Г триггера 3.13.г, счетчик 4, дешифратор 5, элемент
НЕ 6, вход 9 начальной установки, вход 7 устройства, тактовый вход 8, выход 10 устройства , причем информационный вход регистра 1.1 и вход элемента НЕ 6объединены между собой и вл ютс входом 7 устройства , вход установки счетчика 4 объединен с входами сброса регистров 1.11.г, с входом установки триггера 3.1 и с входами сброса триггеров 3.23.г и вл етс входом 9 начальной установки, счетный вход счетчика А объединен с синхровходами ре5 гистров 1.11.г и с синхровходами триггеров 3.13.г и вл етс тактовым входом 8
устройства, выход элемента НЕ б соединен с первым входом сумматора 2.1, выход регисура 1.1 соединен с вторым входом сумматора 2.1. К выходов счетчика, К log2 (п + + IX. соединены-с соответствующими входами дешифратора 5, (n+Q-й выход которого соединен с входом сброса триггера 3.1, выход которого соединен с третим входом сум- матора 2.1, выход переноса которого подключен к информационному входу триггера 3.1, первый вход сумматора 2.1 объединен с информационным входом регистра 1.1 и подключен к выходу суммы сумматоры 2J - 1, I 2,г, выход регистра 1,1 соединен с вторым входом сумматора 2,1, выход переноса которого соединен с информационным входом триггера 3.1, выход которого соединен с третим входом сумматора 2.1, выход суммы сумматора 2.г вл етс выходом 10 устройства.
Получение искомого частного X можно описать уравнением
или
А/(2Г+ 1) - X, А 2f.X + X .
(1)
(2)
Отсюда следует, что частное X совпадает с делимым, сдвинутым на двоичных разр дов в сторону младших разр дов, и при этом имеет место погрешность, котора определ етс значением X. Эта величина тем меньше, чем больше величина сдвига, т.е. коэффициент при X в формуле (2). Эту величину сдвига можно увеличить умножа пра- вую и левую части равенства на величину 2 - 1. Тогда в правой части будет иметь место выражение 2 - 1. Дальнейшее увеличение коэффициента достигаетс умножением правой и левой части на величину 22 + 1, далее на величину 2 + 1, вплоть до умножени на величину 22г + 1.
A(2l- 1X22t+ 1)...(22Mt + 1) (2Zf- 1)X, (3) где г - количество описанных домножений, дающих в правой части выражени величину (2м - 1)Х, что определ ет (2Г1 - п - 1) точных разр дов результата.
Устройство вычисл ет частное от делени величины А на константу 2+1, путем определени выражени , сто щего в правой части формулы (3).
В начальный момент времени на вход начальной установки поступает сигнал НУ, сбрасывающий в нулевое состо ние регистры 1.1-1.г, триггера 3.2-3.г и счетчик 4 и устанавливает в единицу триггер 3.1.
На тактовый вход устройства поступают синхроимпульсы ТИ типа меандр, тактирующие работу устройства. Они подаютс на синхровходы, регистров 1.1-1.г, триггеров 3.1-З.г и на счетный вход счетчика,
На вход устройства поступает делимое А в последовательном коде, начина с младших разр дов. Оно подаетс через элемент НЕ 6 на первый вход сумматора 2.1 и инфор
10
15
0
5 0
0
5
5
0
5
мационный вход регистра 1.1. Регистр 1.1 вл етс регистром сдвига с разр дностью t и задерживает делимое А на tтактов. С его выхода задержанное делимое А поступает на второй вход сумматора 2.1. Последний выполн ет операцию вычитани в дополнительном коде с учетом переносов, запоминаемых на триггере 3.1. Единичный сигнал переноса с выхода переноса сумматора 2.1, вырабатываемый по окончанию операции вычитани не заноситс в триггер 3.1, обнул емый по входу сброса сигналом с (n+f)-ro выхода дешифратора, который формирует его под действием соответствующего кода на выходе счетчика 4. На выходе суммы сумматора 2.1 формируетс величина А(2М). Полученна величина поступает поразр дно , начина с младших разр дов, на первый вход сумматора 2.2 и на информационный вход регистра 1.2. Регистр 1.2 вл етс регистром сдвига с разр дностью 2f. С его выхода величина А(2 -1) с задержкой 21 поступает на второй вход сумматора 2.2, который осуществл ет сложение величины А(2 -1), поданной непосредственно и задержанной на 21 тактов с учетом переносов, задержанных на один такт дл учета в следующем такте на триггере 3.2. При этом на выходе суммы сумматора 2.2 формируетс величина А(2С- 1X2 + 1). Эта величина поступает на следующую часть схемы, составленную как и предыдуща из регистра, сумматора и триггера, имеющих номера соответственно 1.3, 2.3, 3.3 и в два раза большую разр дность регистра 1,3, т.е. At разр дов.
Таких частей в устройстве (г-1), где г определ ет необходимую точность ю вычислений , причем на вход 1-й части устройства поступает величина Т А(2 - 1)(2 + +1)...(22 +1) с выхода суммы сумматора 2.1-1 0-1)-й части устройства, 1- часть устройства составлена из регистра 1.1, сумматора 2.1, триггера 3.1. причем регистр 1. имеет разр дность в два раза большую, чем регистр 1.1-1, т.е. 2Н ч разр дов.
Величина Т поступает на первый вход сумматора 2.1 непосредственно и на его второй вход через регистр 1.1, задерживающий величину Т на 2м тактов. При этом сумматор 2.1 вычисл ет их сумму в последовательном коде с учетом переносов, задерживаемых на триггере 3.1. равную величине Т(22М + 1). Таким образом, последн r- часть схемы аналогично формирует на выходе СУММЫ сумматора 2.г величину R A(2f- lX2Zt + 1)...(22Mt+ 1), равную (22rf- 1)Х, т.е. искомую величину X, сдвинутую (задержанную ) на 2ГЈ разр дов с погрешностью в п младших разр дах, равной X.
Результатом вычислений принимаетс (2Г - 1)1 + г - 1 старших разр дов из общего количества разр дов (2Г - 1) + г + п - 1 получаемой суммы на выходе сумматора 2.г, т.е. п младших разр дов игнорируетс .
По сравнению с прототипом предлагаемое устройство обладает более высоким быстродействием . Действительно, в прототипе вычисление результата производитс за (п/Е + 1) тактов, причем продолжительность каждого такта тп определ етс задержкой n-разр дного сумматора, которую можно оценить в задержках одноразр дных сумматоров величиной п. Тогда врем Тр получени результата дл прототипа определ етс как Тп (n/f + 1) гп п2/ + +п.
В предлагаемом устройстве вычисл етс L (2Г - 1)1 + г + п - 1 разр дов, на что тратитс L тактов. Дл получени п точных разр дов L должна быть равна 2п (так как п младших разр дов игнорируетс ). Таким образом , результат в предлагаемом устройстве может быть получен за врем Т 2п г, где г - продолжительность такта работы устройства , оцениваемого как врем задержки одного одноразр дного сумматора, т.е. Т 2п. Из этого следует, чтоТп/Т п/21+ 1/2 и при t « п имеет место значительный выигрыш в быстродействии.
Claims (2)
- .Формула изобретениУстройство дл делени чисел на константу 2+1, содержащее группу сумматоров , группу триггеров, группу регистров.«уПсчетчик и элемент НЕ, причем вход делимого устройства соединен с информационным входом первого регистра группы, выход 1-го регистра группы (где 1 1,2г. г - точностьвычислени результата) соединен с первым входом 1-го сумматора группы, выход переноса которого соединен с информационным входом 1-го триггера группы, выход элемен та НЕ соединен с вторым входом первогосумматора группы, вход начальной установки устройства соединен с входом сброса J -го триггера (где J
- 2.....Р) группы и входом сброса счетчика, вход синхронизации которого соединен с входом синхронизации 1-готриггера группы и тактовым входом устрой- ства.отл ичающеес тем, что, с целью повышени быстродействи устройства, в него введен дешифратор, причем вход элемента НЕ соединен с входом делимого устройства , выход суммы 1-го сумматора группы соединен с информационным входом (1+1}-го регистра группы и с вторым входом (1+1)-го сумматора группы, выход 1-го триггера группы соединен с третьим входом1-го сумматора группы, входы установки s сброса первого триггера группы соединены соответственно с входом начальной установки устройства и выходом дешифратора, входы которого соединены с выходами счетчика , входы сброса регистров группы соединены с входом начальной установки устройства, тактовый вход которого соединен с синхровходами регистров группы, выход суммы г-го сумматора группы соединенс выходом результата устройства.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904816024A SU1746379A1 (ru) | 1990-04-17 | 1990-04-17 | Устройство дл делени чисел на константу 2 @ + 1 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904816024A SU1746379A1 (ru) | 1990-04-17 | 1990-04-17 | Устройство дл делени чисел на константу 2 @ + 1 |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1746379A1 true SU1746379A1 (ru) | 1992-07-07 |
Family
ID=21509268
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU904816024A SU1746379A1 (ru) | 1990-04-17 | 1990-04-17 | Устройство дл делени чисел на константу 2 @ + 1 |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1746379A1 (ru) |
-
1990
- 1990-04-17 SU SU904816024A patent/SU1746379A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 710040, кл. G 06 F 7/52, 1975. Авторское свидетельство СССР N° 1658149. кл. G 06 F 7/52. 1989. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1746379A1 (ru) | Устройство дл делени чисел на константу 2 @ + 1 | |
SU1741130A1 (ru) | Устройство дл делени чисел на константу 2 @ - 1 | |
SU960805A1 (ru) | Устройство дл умножени | |
SU1111154A1 (ru) | Устройство дл умножени | |
SU1115051A1 (ru) | Устройство дл вычислени квадрата числа | |
RU1829031C (ru) | Накапливающий сумматор | |
SU1472899A1 (ru) | Устройство дл умножени | |
SU1509878A1 (ru) | Устройство дл вычислени полиномов | |
SU1587498A1 (ru) | Устройство дл умножени двоичных чисел | |
SU1012245A1 (ru) | Устройство дл умножени | |
SU633017A1 (ru) | Устройство дл потенцировани | |
SU657434A2 (ru) | Матричное устройство дл умножени и сложени | |
SU1517026A1 (ru) | Устройство дл делени | |
SU1705820A1 (ru) | Вычислительное устройство | |
SU1765839A1 (ru) | Устройство дл умножени двоичных чисел | |
SU169891A1 (ru) | Последовательный десятичный сумматор | |
SU1016779A1 (ru) | Вычислительное устройство | |
SU491947A1 (ru) | Дес тичный сумматор | |
SU1730624A1 (ru) | Устройство дл делени чисел на константу 2 @ + 1 | |
SU1742814A1 (ru) | Вычислительное устройство | |
SU1411775A1 (ru) | Устройство дл вычислени функций | |
SU711570A1 (ru) | Арифметическое устройство | |
SU744568A2 (ru) | Параллельный накапливающий сумматор | |
RU2011215C1 (ru) | Устройство для свертки по модулю три | |
SU991418A2 (ru) | Устройство дл умножени двух N-разр дных чисел |