SU809153A1 - Устройство дл преобразовани двоичныхчиСЕл B дВОичНО-дЕС ТичНыЕ - Google Patents

Description

Изобретение относитс  к вычислительной технике и предназначено дл  преобразовани  последовательных двоичных кодов целых и дробных чисел в двоично-дес тичные . Известны устройства дл  преобразовани  двоичных чисел в двоично-дес тичные, содержащие сдвиговый регистр и элементы И, ИЛИ и НЕ 1. К недостаткам известного устройства относитс  низкое быстродействие, так как преобразование двоичных чисел в двоично-дес тичные осуществл етс  не менее чем за 5п тактов, где п - разр дность преобразуемых чисел. Это вызвано тем, что дл  формировани  п-разр дного результата преобразовани  требуетс  осуществление п сдвигов исходного двоичного числа и реализаци  кор ректирующего шага после каждого сдвига. Корректирующий щаг заключаетс  в вычитании числа три в тех тетрадах, в старщие двоичные разр ды которых при сдвиге вправо попали единицы, и оставл ет не менее четырех тактов. Еще п тактов тратитс  на ввод двоичного числа в устройство. Известно также устройство дл  преобразовани  двоичных чисел в двоично-дес тичные , содержащее сдвиговый регистр, зход которого соединен с шиной управлени  устройства , элементы И, одни из входов которых подключены к информационной входной щине устройства, а также блок умножени  и элементы ИЛИ и НЕ 2. К недостаткам данного устройства относитс  низкое быстродействие, так как дл  преобразовани  двоичных чисел в двоичнодес тичные требуетс  не менее 5п тактов. Это обусловлено тем, что перед сдвигом налево в тех тетрадах, величина которых больше или равна п ти, добавл етс  число 0011. Поэтому, при последовательном характере корректирующего шага цикл известного устройства составл ет 5 тактов, один такт из которых требуетс  на сдвиг числа справа налево. Наиболее близким техническим решением к предлагаемому  вл етс  устройство дл  преобразовани  двоичных чисел в двоично-дес тичные , содержащее сдвиговый регистр , вход которого соединен с первой шиной управлени  устройства, а также первый и второй основные элементы И, первые входы которых объединены и подключены к информационной входной шине устроиства , причем второй вход первого основного элемента И через основной элемент НЕ соединен со второй шиной управлени  устройства и со вторым входом второго основного элемента И, выход которого через блок умножени  подключен к первому х входу основного элемента ИЛИ, второй вход которого соединен с выходом первого основного элемента И 3. К недостаткам такого устройства относитс  низкое быстродействие, так как дл  преобразовани  двоичного числа в двоично-дес тичные требуетс  5п тактов. Это вызвано тем, что в этом устройстве преобразование осуществл етс  при помооди сдвига и коррекции, заключающеес  в том, что исходное двоичное число последовательно делитс  на два, т.е. сдвигаетс  на один разр д в сторону младщих разр дов, и из тех тетрад, в которые при сдвиге единица переходит из соседней старшей тетрады, вычитаетс  число ООП. Последнее компенсирует ошибку, образующуюс  в результате сдвига двоичного числа. Цель изобретени  - повышение быстродействи  устройства дл  преобразовани  двоичных чисел в двоично-дес тичные. Указанна  цель достигаетс  за счет того , что в устройстве дл  преобразовани  двоичных чисел в двоично-дес тичные, содержащем сдвиговый регистр, вход которого соединен с первой шиной управлени  устройства , а также первый и второй основные элементы И, первые входы которых объединены и подключены к информационной входной, шине устройства, причем второй вход первого основного элемента И через основной элемент НЕ соединен со второй щиной управлени  устройства и со вторым входом второго основного элемента И, выход которого через блок умножени  подключен к первому входу основного элемента ИЛИ, второй вход которого соединен с выходом первого основного элемента И, введены дополнительные элементы И, ИЛИ и НЕ, а также сумматоры и элементы задержки , при этом первый вход первого дополнительного элемента И соединен с выходом основного элемента ИЛИ и первым входом второго дополнительного элемента И, второй вход - с выходом четвертого разр да сдвигового регистра, через первый двухтактный элемент задержки - с первым входом третьего дополнительного элемента И, а через первый дополнительнй элемент НЕ со вторым входом второго дополнительного элемента И, выход которого непосредственно подключен к первому входу, а через второй двухтактный элемент задержки ко второму входу первого сумматора, выход которого соединен со вторым входом третьего дополнительного элемента И и первыми входами четвертого и п того дополнительных элементов И, второй вход первого из которых подключен к выходу третьего разр да сдвигового регистра и через второй дополнительный элемент НЕ - ко второму входу п того дополнительного элемента И, выход которого непосредственно соединен с первым входом, а через третий двухтактный элемент задержки со вторым входом второго сумматора, выход которого подключен к первым входам шестого и седьмого дополнительных элементов И, второй вход первого из которых подключен к выходу второго разр да сдвигового регистра и через третий дополнительный элемент НЕ ко второму входу седь.мого дополнительного элемента И, выход которого непосредственно соединен с первым входом, а через четвертый двухтактный элемент задержки - со вторым входом третьего су.мматора , выход которого подключен к первым входам восьмого и дев того дополнительных элементов И, второй вход первого из которых подключен к выходу первого разр да сдвигового регистра и через четвертый дополнительный элемент НЕ - ко второму входу дев того дополнительного элемента И, выход которого непосредственно соединен с первым входом, а через п тый двухтактный элемент задержки - со вторым входом четвертого сумматора, выход которого подключен к первому входу дес того дополнительного элемента И, второй вход которого соединен с первой шиной управлени  устройства , а выход - с первым входом первого дополнительного элемента ИЛИ, выход которого подключен к выходной шине устройства , а второй вход через первый трехтактный элемент задержки соединен с выходом второго дополнительного э.лемента ИЛИ, первый вход которого подключен к выходу восьмого дополнительного элемента И, а второй вход через второй трехтактный элемент задержки соединен с выходом третьего дополнительного элемента, ИЛИ, первый вход которого подключен к выходу шестого дополнительного элемента И, а второй вход через третий трехтактный элемент задержки соединен с выходо.м четвертого дополнительного элемента ИЛИ, первый вход которого соединен с выходом четвертого дополнительного элемента И, а второй вход через шестой двухтактный элемент задержки подключен к выходу первого дополнительного элемента И, при этом выход третьего дополнительного элемента И соединен с выходной шиной переполнени  устройства. На фиг. 1 представлена функциональна  схема устройства дл  преобразовани  двоичных чисел в двоично-дес тичные; на фиг. 2 и 3 - временные диаграммы работы устройства . Устройство содержит сдвиговый регистр 1, вход которого соединен с первой шиной 2 управлени , первый и второй основные элементы И 3 и 4, первые входы которых объединены и подключены к информационной входной шине 5, второй вход первого основного элемента И 3 через основной элемент НЕ 6 соединен со второй шиной 7

управлени  и со вторым входом второго основного элемента И 4, выход которого через блок 8 умножени  подключен к первому входу основного элемента ИЛИ 9, второй вход которого соединен с выходом первого основного элемента И 3, первый вход первого дополнительного элемента И 10 соединен с выходом основного элемента ИЛИ 9 и первым входом второго дополнительного элемента И 11, второй вход - с выходом четвертого разр да сдвигового регистра 1, через первый двухтактный элемент 12 задержки с первым входом третьего дополнительного элемента И 13, а через первый дополнительный элемент НЕ 14 со вторым входом второго дополнительного элемента И 11, выход которого непосредственно подключен к первому входу, а через второй двухтактный элемент 15 задержки ко второму входу первого сумматора 16, выход которого соединен со вторым входом третьего дополнительного элемента И 13 и первыми входами четвертого и п того дополнительных элементов И 17 и 18, второй вход первого из которых подключен к выходу третьего разр да сдвигового регистра 1 и через второй дополнительный элемент НЕ 19 ко второму входу п того дополнительного элемента И 18, выход которого непосредственно соединен с первым входом, а через третий двухтактный элемент 20 задержки со вторым входом второго сумматора 21, выход которого подключен к первым входам шестого и седьмого элементов И 22 и 23, второй вход первого из которых подключен к выходу второго разр да сдвигового регистра 1 и через третий дополнительный элемент НЕ 24 ко второму входу седьмого дополнительного элемента И 23, выход которого непосредственно соединен с первым входом а через четвертый двухтактный элемент 25 задержки со вторым входом третьего сумматора 26, выход которого подключен к первым входам восьмого и дев того дополнительных элементов И 27 и 28, второй вход первого из которых подключен к выходу первого разр да сдвигового регистра 1 и через четвертый дополнительный элемент НЕ 29 ко второму входу дев того дополнительного элемента И 28, выход которого непосредственно соединен с первым входом, а через п тый двухтактный элемент 30 задержки со вторым входом четвертого сумматора 31, выход которого подключен к первому входу дес того дополнительного элемента И 32, второй вход которого соединен с первой шиной 2 управлени , а выход - с первым входом первого дополнительного элемента ИЛИ 33, выход которого подключен к выходной шине 34, а второй вход через первый трехтактный элемент 35 задержки соединен с выходом второго дополнительного элемента ИЛИ 36, первый вход которого подключен к выходу восьмого дополнительного элемента И 27, а второй вход через второй трехтактный элемент 37 задержки

соединен с выходом третьего дополнительного элемента ИЛИ 38, первый вход которого подключен к выходу шестого дополнительного элемента И 22, а второй вход через третий трехтактный элемент 39 задержки соединен с выходом четвертого дополнительного элемента ИЛИ 40, первый вход которого соединен с выходом четвертого дополнительного элемента И 17, а второй вход через шестой двухтактный элемент 41 задержки подключен к выходу первого дополнительного элемента И 10, выход третьего дополнительного элемента И 13 соединен с выходной шиной 42 переполнени , сумматоры 43, однотактные элементы 44 задержки , двухтактные элементы 45 задержки, трехтактные элементы 46 задержки.

На фиг. 2 и 3 представлены временные диаграммы функционировани  устройства дл  преобразовани  двоичных чисел в двоично-дес тичные , где .47 - код двоичного числа, подаваемого на информационную входную шину 5; 48 - логические уровни на шине 7 управлени ; 49 - логические уровни на шине 2 управлени ; 50 - логические уровни на выходе элемента ИЛИ 9; 51,52,53,54 - соответственно, логические уровни на первом, втором, третьем и четвертом разр дных выходах сдвигового регистра 1; 55 - логические уровни на выходе элемента И 11; 56 - логические уровни на выходе элемента 15 задержки; 57 - логические уровни на выходе сумматора 16; 58 - логические уровни на выходе элемента И 17; 59 - логические уровни на выходе элемента И 18; 60 - логические уровни на выходе элемента 20 задержки; 61 - логические уровни на выходе сумматора 21; 62 - логические уровни на выходе элемента и И 22; 63 - логические уровни на выходе элемента И 23; 64 - логические уровни на выходе элемента 25 задержки; 65 - логические уровни на выходе сумматора 26; 66 - логические уровни на выходе элемента И 27; 67 - логические уровни на выходе элемента И 28; 68 - логические уровни на выходе элемента 30 задержки; 69 - логические уровни на выходе сумматора 31; 70 - логические уровни на выходе элемента И 32; 71 - логические уровни на выходной шине 34.

Функционирование устройства дл  преобразовани  двоичных чисел в двоично-дес тичные дл  случа  шестнадцатиразр дных чисел, в которых знак содержитс  в последнем разр де и сначала поступают младшие разр ды, осушествл етс  следующим образом.

Claims (3)

1. С первого по одинадцатый такты на шину 2 управлени  (см. фиг. 2 эпюра 49) подаетс  нулевой логический уровень, а начина  с двенадцатого такта - единичный логический уровень, который на тринадцатом такте снимаетс  с первого разр дного выхода сдвигового регистра 1 (эпюра 51), на четырнадцатом такте - со второго разр дного выхода сдвигового регистра 1 (эпюра 52) и т.д. (эпюры 53 и 54). В этом режиме на шину 7 управлени  подаетс  нулевой логический уровень (эпюра 48). Начина  с первого такта на- информационную входную шину 5 подаетс  код дзоичного числа (эпюра 47), который через элементы И 3 и ИЛИ 9 (эпюра 50) поступает на выходы элементов И 10 и И 11. Элемент И 10 при помощи единичного логического уровн  С четвертого разр дного выхода сдвигового регистра 1 разблокируетс  на шестнадцатом такте, вследствие чего логический уровень знакового разр да подаетс  на вход элемента 41 задержки. На. элемент И 11 дробна  часть исходного двоичного числа отдел етс  от его знакового разр да, так как элемент И 11 при помоши нулевого логического уровн  с четвертого разр дного выхода сдвигового регистра 1 разблокирован с первого по п тнадцатый такты (эпюра 55). При помоши элемента 15 задержки (эпюру 56) и сумматора 16 (эпюру 57) осуществл етс  умножение двоичного кода дробной части исходного числа на число 1010, в результате чего с п тнадцатого по семнадцатый такты на выходе элемента И 17 (эпюра 58) управл емого от третьего разр дного выхода сдвигового регистра 1, формируютс  логические уровни четвертой тетрады двоично-дес тичного кода искомого числа. Если исходное двоичное число больше по абсолютному значению 0.110011001100110 0.7999, то на шестнадцатом такте на выходной шине 42 переполнени  образуетс  единичный логический уровень, который указывает на наличие переполнени . Промежуточный результат с выхода сумматора 16, начина  с п тнадцатого такта через элемент И 18 (эпюра 59), управл емого с третьего разр дного выхода сдвигового регистра 1, при помоши элемента 20 задержки (эпюра 60) и сумматора 21 (эпюра 61) умножаетс  на число 1010,.в результате чего с четырнадцатого по семнадцатый такты на выходе элемента И 22 (эпюра 62), управл емого со второго разр дного выхода сдвигового регистра 1, формируютс  логические уровни третьей тетрады двоично-дес тичного кода искомого числа. Промежуточный результат с выхода сумматора 21, начина  с четырнадцатого такта через элемент И 23 (эпюра 63), управл емого со второго разр дного выхода .сдвигового регистра 1, при помощи элемента 25 задержки (эпюра 64) и сумматора 26 (эпюра 65) умножаетс  на число 1010, в результате чего с тринадцатого по шестнадцатый такты на выходе элемента И 27 (эпюра 66), управл емого с первого разр дного выхода сдвигового регистра 1, формируютс  логические уровни второй тетрады искомого двоично-дес тичного кода . Промежуточный результат с выхода сумматора 26, начина  с тринадцатого такта через элемент И 28 (эпюра 67), управл емого с первого разр дного выхода сдвигового регистра 1, при юмощи элемента задержки 30 (эпюра 68) и сумматора 31 (эпюра 69) умножаетс  на число 1010, в результате чего с двенадцатого по п тнадцатый такты на элемента И 32 (эпюра 70) формируютс  логические уровни первой тетрады искомого двоично-дес тичного кода. Элементы 35, 37, 39, 41 задержки и элементы ИЛИ 33, 36, 38, 40 служат дл  временной балансировки фронтов логических уровней тетрад и знакового разр да двоично-дес тичного кода искомого числа. Результат преобразовани  с двенадцатого по двадцать седьмой:такты снимаетс  с выходной шины 34 (эпюра 71). На фиг. 2 рассмотрен случай преобразовани  двоичного кода дробного числа 0.110011001100110 в двоично-дес тичный код 0.111100110011001. Таким образом, предлагаемое устройство осушествл ет преобразование двоичных кодов дробных чисел в двоично-дес тичные за 2п + 5) тактов, т.е.  вл етс  почти в три раза быстродействующим по сравнению с известными устройствами дл  преобразовани  двоичных чисел в двоично-дес тичные. в случае преобразовани  двоичных кодов целых чисел в двоично-дес тичные на шину 7 управлени  подаетс  единичный логический уровень ( фиг. 3 эпюра 48). При этом с первого по двадцать второй такты на шину 2 управлени  подаетс  нулевой логический уровень, а начина  с двадцать третьего такта - единичный логический уровень (эпюра 49). В результате этого информационна  входна  шина 5, на которую подаетс  двоичный код исходного числа без знакового разр да, через элемент И 4 оказываетс  подключенной ко входу блока 8 умножени . Так как исходное целое двоичное число принимаетс  за дробное, блок 8 осуцхествл ет умножение исходного двоичного кода преобразуемого числа на число 172, где гп - разр дность двоично-дес Тичного числа. Поэтому, в рассматриваемом случае гп 4 и блок 8 умножает исходное двоичное число на число лью получени  точности преобразовани  дл  максимальной ошибки пор дка шестнадцатыи разр д искомого двоично-дес тичного кода преобразуемого двоичного числа блок 8 согласно фиг. 1 осуществл ет умножение на число 0.000000000000011010001101И В этом режиме дальнейшее функционирование предлагаемого устройства осуществл етс  аналогично вышеуказанного, и результат преобразовани  снимаетс  с выходной шины 34 с двадцать третьего по трид цать седьмой такты. На фиг. 3 рассмотрен приМ|ер преобразовани  двоичного кода целого числа 001100110010011 в двоично-дес тичный код 110010101000111. Данное устройство осуществл ет преобразование двоичных кодов целых чисел в двоично-дес тичные за (2п + 5) такта, т.е.  вл етс  более чем в два раза быстродействующим по сравнению с известными устройствами дл  преобразовани  двоичных чисел в двоично-дес тичные. Таким образом, в данном устройстве достигаетс  повышение быстродействи  преобразовани  двоичных кодов дробных чисел в двоично-дес тичные в три раза и двоичных кодов целых чисел в двоично-дес тичные в два раза по сравнению с известными устройствами . Формула изобретени  Устройство дл  преобразовани  двоичных чисел в двоично-дес тичные, содержащее сдвиговый регистр, вход которого соединен с первой шиной управлени  устррйства , а также первый и второй основные элементы И, первые входы которых объединены и подключены к информационной входной шине устройства, причем второй вход первого основного элемента И через основной элемент. НЕ соединен со второй шиной управлени  устройства и со вторым входом второго основного элемента И, выход которого через блок умножени  подключен к первому входу основного элемента ИЛИ, второй вход которого соединен с выходом первого основного элемента И, отличающеес  тем, что, с целью повышени  быстродействи , в него введены дополнительные элементы И, ИЛИ и НЕ, а также сумматоры и элементы задержки, при этом первый вход первого дополнительного элемента И соединен с выходом основного элемента ИЛИ и первым входом второго дополнительного элемента И, второй вход - с выходом четвертого разр да сдвигового регистра, через первый двухтактный элемент задержки - с первым входом дополнительного элемента И, а через первый дополнительный элемент НЕ - со втерым входом второго дополнительного элемента И, выход которого непосредственно подключен к первому входу, а через второй двухтактный элемент задержки - ко второму входу первого сумматора, выход которого соединен со вторым входом третьего дополнительного элемента И и первыми входами четвертого и п того дополнительных элементов И, второй вход первого из которых подключен к выходу третьего разр да сдвигового регистра и через второй дополнительный элемент НЕ - ко второму входу п того дополнительного элемента И, ВЫХОД которого непосредственно соединен с первым входом, а через третий двухтактный элемент задержки со вторым входом второго сумматора, выход которого подключен к первым входам шестого и седьмого дополнительных элементов И, второй вход первого из которых подключен к выходу второго разр да сдвигового регистра и через третий дополнительный элемент НЕ ко второму входу седьмого дополнительного элемента И, выход которого непосредственно соединен с первым входом, а через четвертый двухтактный элемент задержки - со вторым входом третьего сумматора, выход которого подключен к первым входам восьмого и дев того дополнительных элементов М, второй вход первого из которых подключен к выходу первого разр да сдвигового регистра и через четвертый дополнительный элемент НЕ - ко второму входу дев того дополнительного элемента И, выход которого непосредственно соединен с первым входом, а через п тый двухтактный элемент задержки -- со вторым входом четвертого сумматора, выход которого подключен к первому входу дес того дополнительного элемента И, второй вход которого соединен с первой шиной управлени  устройства, а выход - с первым входом первого дополнительного элемента ИЛИ, выход которого подключен к выходной шине устройства , а второй вход через первый трехтактный элемент задержки соединен с вьи ходом второго дополнительного элемента ИЛИ, первый вход которого подключен к выходу восьмого дополнительного элемента И, а второй вход через второй трехтактный элемент задержки соединен с выходом третьего дополнительного элемента ИЛИ, первый вход которого подключен к выходу шестого дополнительного элемента И, а второй вход через третий трехтактный элемент задержки соединен с выходом четвертого дополнительного элемента ИЛИ, первый вход которого соединен с выходом четвертого дополнительного элемента И, . а второй вход через шестой двухтактный элемент задержки подключен к выходу первого дополнительного элемента И, при этом выход третьего дополнительного элемента И соединен с выходной шиной переполнени  устройства. Источники информации, прин тые во внимание при экспертизе 1.Карцев М. А. Арифметика цифровых машин М., «Наука, 1969, с. 543, рис. 5-7.
2. 2.Авторское свидетельство СССР № 344437, кл. G 06 F 5/02, 23.06.70.
3. 3.Авторское свидетельство СССР № 395831, кл. G 06 Е 5/02, 07.06.71 (прототип ).

   (Puij

   123 Ч 5 S 7 ВЗ JO 111213 515111913202111232 252.527

   7

   50

   51

   53

   5

   55

   mпи

   56

   m m m

   53

   m I I I 11 I I I I I I п

   f

   62

   fj

   I п I ГТТТТ1

   f/

   m 11 I I 11 I I I

   f5

   fgrm I I I I I I I

   ез

   I I I I I П

   гп т п I и и п

   1±

   I I I I I I I IТМ

   UL

   nTL

   п

   п п

   п п п m

   фиг. Z