RU1774328C - Устройство дл делени дес тичных чисел - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  быстрого делени  дес тичных чисел. Целью изобретени   вл етс  сокращение аппаратурных затрат на реализацию устройства. Устройство содержит регистры 1-3 делимого , делител  и частного, блок 4 формировани  кратных делител , четыре вычитател  5-8, первый и второй коммутаторы 10-11 и нововведенный коммутатор 9. t ил. 2 табл.

Description

Х|

2

СА) ГО 00

Изобретение относитс  к вычислительной технике и может быть использовано при разработке быстродействующих устройств делени  дес тичных чисел.

Известно устройство дл  делени  дес тичных чисел, содержащее регистры делимого , делител  и частного блок формировани  кратных, восемь вычитате- лей, сумматор и блок формировани  цифры частного.

Недостатком известного устройства  вл етс  большое количество аппаратуры

Наиболее близко к предлагаемому - устройство дл  делени  дес тичных чисел, содержащее регистры делимого, делител  и частного, два коммутатора, п ть вычитате- лей, сумматор, блок формировани  кратных и блок формировани  цифры частного, причем входы уменьшаемых первого и второго вычитателей соединены с выходом регистра делимого и первым информационным входом первого коммутатора, выход которого соединен с входами уменьшаемых третьего, четвертого и п того вычитателей и первым информационным входом второго коммутатора , второй, третий и четвертый информа- ционные входы которого соединены соответственно с выходами третьего, четвертого и п того вычитателей, вход вычитаемого третьего вычитател  соединен с первым выходом блока формировани  кратных и первым информационным входом сумматора, вход вычитаемого четвертого вычитател  соединен с выходом регистра делител , входом блока формировани  кратных и вторым информационным входом сумматора, выход которого соединен с входом вычитаемого п того вычитател , второй и третий выходы блока формировани  кратных соединены с входами вычитаемых соответственно первого и второго вычитателей. выходы которых соединены с вторым и третьим информационными входами соответственно первого коммутатора выход второго коммутатора соединен с информационным входом регистра делимого, управл ющий вход устройства соединен с входами разрешени  записи регистров делимого , делител  и частного, выходы знаковых разр дов вычитателей соединены с входами блока формировани  цифры частного , первый выход которого соединен с информационным входом младшего разр да регистра частного, а второй и третий выходы - с управл ющими входами первого и второго коммутаторов соответственно

Недостаток известного устройства - большие аппаратурные затраты

Цель изобретени  - сокращение аппаратурных затрат.

Поставленна  цель достигаетс  тем, что в устройство дл  делени  дес тичных чисел , содержащее регистры делимого, делител  и частного два коммутатора, четыре

вычитател , блок формировани  кратных, причем входы уменьшаемых первого и второго вычитателей соединены с выходом регистра делимого и первым информационным входом первого коммута0 тора, выход которого соединен с входом уменьшаемого третьего вычитател  и первым информационным входом второго коммутатора , второй информационный вход которого соединен с выходом третьего вы5 читател , вход которого соединен с первым выходом блока формировани  кратных, второй и третий выходы которого соединены с входами вычитаемых первого и второго вычитателей , выходы которых соединены с

0 вторым и третьим информационными входами соответственно первого коммутатора, выход регистра делител  соединен с входом блока формировани  кратных и входом вычитаемого четвертого вычитател , управл 5 ющмй вход устройства соединен с входами разрешени  записи регистров делимого, делител  и частного, введен третий коммутатор , выход которого соединен с информационным входом регистра делимо0 го,выход второго коммутатора соединен с входом уменьшаемого четвертого вычитател  и первым информационным входом третьего коммутатора, второй информационный вход которого соединен с выходом

5 четвертого вычитател , выходы знаковых разр дов первого и второго вычитателей соединены соответственно с первым и вторым управл ющими входами первого коммутатора и входами двух старших бит младшего

0 разр да регистра частного, входы двух младших бит младшего разр да которого соединены с управл ющими входами второго и третьего коммутаторов и выходами знаковых разр дов третьего и четвертого

5 вычитателей соответственно.

На чертеже приведена структурна  схема устройства дл  делени  дес тичных чисел .

Устройство содержит регистры 1-3 де0 лител , делимого и частного соответствен- ,но, блок 4 формировани  кратных, вычитатели 5-8 с первого по четвертый соответственно , первый 10, второй 11 и третий 9 коммутаторы, управл ющий вход 12 уст5 ройства, выходы 13-15 соответственно двукратного ,четырехкратногои восьмикратного делителей блока 4, выходы 16-19 знаковых разр дов вычитателей 6, 5, 7 и 8 соответственно.

Рассмотрим функциональное назначение и реализацию узлов и блоков устройства . Предполагаетс , что делимое X и делитель Y - правильные нормализованные положительные дроби, т. е. 1 /10 X, Y 1.

Регистр 1 делител  предназначен дл  хранени  делител . Он может быть построен на двухтактных синхронных D V-тригге- рах, запись информации в которые производитс  по синхроимпульсу при нали- чии разрешающего потенциала на их V-BXO- дах, Цепи синхронизации всех регистров устройства с целью упрощени  на чертеже не показаны. Отметим -одтоко, что входы синхронизации всех элементов пам ти ре- гистров объединены и соединены с входом синхронизации устройства.

Регистр 2 делимого предназначен дл  хранени  делимого. В процессе выполнени  делени  в регистр 2 записываютс  зна- чени  остатков. Он также может быть построен на двухтактных синхронных D V- триггерах.

„Регистр 3 частного предназначен дл  хранени  частного. В прюцессе выполнени  делени  в.нем осуществл етс  однотакто- вый сдвиг на одну дес тичную цифру в сто- ррну старших раз р- до в. Он может быть построен на двухтактных синхронных D V- тригге рах,

Блок 4 предназначен дл  формировани  двукратного (выход 13), четырехкратного (выход 14) и восьмикратного (выход 15} делителей. Эти кратные в двоичной системе счислени  могут быть получены простым сдвигом информации соответственно на один, два и три двоичных разр да в сторону старших разр дов. В дес тичной системе счислени  может быть использована така  же процедура сдвига,за исключением того, что если удвоенна  цифра равна или больше дес ти, требуетс  сформировать дес тичный перенос и выполнить коррекцию +6. Блок 4 может быть выполнен как в устройстве-прототипе , т. е. на трех последова- тельно соединенных узлах удвоени , Вычитатели 5-8 предназначены дл  формировани  разностей согласно табл. 1. Они могут быть построены любым известным способом,

В табл, 1 прин ты следующие обозначени : X - значение результата, получаемого на выходе коммутатора 10; X - значение результата, получаемого на выходе коммутатора 11.

Первый коммутатор 10 осуществл ет выборку в соответствии с табл. 2 или остатка (делимого), хранимого в регистре 2. или одной из разностей, сформированных на выходах вычитателей 5 и б, в зависимости от

знаковых разр дов данных вычитэтелей. Каждый разр д коммутатора 10 может быть реализован на одном мультиплексоре 3-1, работающем в соответствии с табл. 2.

Второй коммутатор 11 передает на свой выход или результат, сформированный на выходе коммутатора 10, или разность, сформированную на выходе вычитател  7. Так, если значение сигнала на выходе 18 знакового разр да вычитател  7 равно нул ю, коммутируетс  разность, сформированна  на выходе вычитател  7. В противном случае коммутируетс  информаци  с выхода коммутатора 10. Каждый разр д коммутатора 11 может быть реализован на одном логическом элементе 2И-2ИЛИ.

Третий коммутатор 9 передает на свой выход или результат, сформированный на выходе коммутатора 11, или разность, сформированную на выходе вычитател  8. Так, если значение сигнала на выходе 19 знакового разр да вычитател  8 равно нулю, передаетс  разность с выхода вычитател  8. В противном случае передаетс  результат с выхода коммутатора 11. Каждый разр д коммутатора 9 может быть реализован на одном логическом элементе 2М-2ИЛИ.

Устройство дл  делени  дес тичных чисел работает следующим образом.

В первом такте работы устройства в регистр 1 делител  загружаетс  п-разр дный делитель и обнул етс  регистр 3 частного. Во втором такте происходит формирование двух-( четырех- и восьмикратного делителей в блоке 4 формировани  кратных и одновременно в регистр 2 делимого заноситс  делимое. На этом подготовительный этап заканчиваетс  и начинаетс  собственно деление .

В первом такте собственно делени  на вычитател х 5 и б осуществл етс  вычитание из делимого четырех- и восьмикратного делителей соответственно. Затем на основании значений знаковых разр дов вычитателей 5 и 6 с помощью коммутатора 10 выбираетс  или результат, сформированный на выходе одного из вычитателей 5 и 6, или содержимое регистра 2 делимого. После этого из полученного на выходе коммутатора 10 результата на вычитателе 7 вычитаетс  двукратный делитель. Далее, на основании знакового разр да вычитател  7 с помощью коммутатора 11 выбираетс  результат , сформированный на выходе вычитател  7 или коммутатора 10. После этого из полученного на выходе коммутатора 11 результата в вычитателе 8 вычитаетс  делитель . Затем на основании знакового разр да вычитател  8 с помощью коммутаный на выходе вычитател  8 или коммутатора 11.

Первый такт собственно делени  заканчиваетс  с приходом на вход 12 управл ющих сигналов, по которым в регистре 3 частного осуществл етс  однотактный сдвиг информации на один дес тичный разр д в сторону старших разр дов с одновременной записью в его младший разр д первой (старшей) дес тичной цифры частного , а также осуществл етс  запись результата (он  вл етс  первым остатком), образованного на выходе коммутатора 9, со сдвигом на один дес тичный разр д в сторону старших разр дов в регистр 2 делимого .

Во всех остальных тактах собственно делени  устройство работает аналогично. После выполнени  п тактов в регистре 3 частного формируетс  n-разр дное частное .

Claims (1)

1. Формула изобретени  Устройство дл  делени  дес тичных чисел , содержащее регистры делимого, делител  и частного, два коммутатора, четыре вычитател , блок формировани  кратных, причем входы уменьшаемых первого и второго вычитателей соединены с выходом регистра делимого и с первым информационным входом первого коммутатора, выход которого соединен с входом уменьшаемого треть- -эго вычитател  и первым информационным входом второго коммутатора, второй информационный вход которого соединен с выходом третьего вычитател , вход вычитаемого которого соединен с первым выходом блока формировани  кратных, второй и третий выходы которого соединены с входами вычитаемых первого и второго вычитателей, выходы которых соединены с вторым и третьим информационными входами соответственно первого коммутатора, выход регистра делител  соединен с входом блока формировани  кратных и входом вычитаемого четвертого вычитател , управл ющий вход устройства соединен с входами разрешени  записи регистров делимого, делител  и частного, отличающеес  тем, что, с целью сокращени  аппаратурных затрат, устройство содержит третий коммутатор, выход которого соединен с информационным входом регистра делимого, выход второго коммутатора соединен с входом уменьшаемого четвертого вычитател  и первым информационным входом третьего коммутатора, второй информационный вход которого соединен с выходом четвертого вычитател ,выходы знаковых разр дов первого и второго вычитателей соединены соответственно с первым и вторым управл ющими входами первого коммутатора и входами двух старших бит младшего разр да регистра частного , входы двух младших бит младшего разр да которого соединены с управл ющими входами второго и третьего коммутаторов и выходами знаковых разр дов третьего и четвертого вычитателей.

   Таблица 1