JPS6238902A - シ−ケンス演算の処理方式 - Google Patents
シ−ケンス演算の処理方式Info
- Publication number
- JPS6238902A JPS6238902A JP17853185A JP17853185A JPS6238902A JP S6238902 A JPS6238902 A JP S6238902A JP 17853185 A JP17853185 A JP 17853185A JP 17853185 A JP17853185 A JP 17853185A JP S6238902 A JPS6238902 A JP S6238902A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- program
- instruction
- bit
- rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/13—Plc programming
- G05B2219/13069—Execute bit operation during instruction fetch cycle for word operation
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/15—Plc structure of the system
- G05B2219/15127—Bit and word, byte oriented instructions, boolean and arithmetic operations
Landscapes
- Advance Control (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はシーケンス制御装置のシーケンス演算の処理
方式に関するものである。
方式に関するものである。
従来のシーケンス演算の処理方式として第３図に示すも
のがあった。図において、２１は中央演算処理装置（以
下、ＣＰＵと呼ぶ）、２２はビットデータ算術論理ユニ
ット（以下、ＢｉｔＡＬＵと呼ぶ）、２３はプログラム
の書き込んである読み出し専用メモリ（以下、ＲＯＭと
呼ぶ）、２４は演算対象データを保持する随時読み出し
・書き込みメモリ（以下、ＲＡＭと呼ぶ）、２５はシー
ケンス制御装置外部とのインターフェイス回路（以下、
Ｉ／Ｆと呼ぶ）、２６はデータバス、２７はアドレスバ
スである。
のがあった。図において、２１は中央演算処理装置（以
下、ＣＰＵと呼ぶ）、２２はビットデータ算術論理ユニ
ット（以下、ＢｉｔＡＬＵと呼ぶ）、２３はプログラム
の書き込んである読み出し専用メモリ（以下、ＲＯＭと
呼ぶ）、２４は演算対象データを保持する随時読み出し
・書き込みメモリ（以下、ＲＡＭと呼ぶ）、２５はシー
ケンス制御装置外部とのインターフェイス回路（以下、
Ｉ／Ｆと呼ぶ）、２６はデータバス、２７はアドレスバ
スである。
次に動作について説明する。まず、ＲＯＭ２３には、［
機械スイッチ等のデータをＲＡＭ２４に転送するプログ
ラム（プログラムＡ）Ｊ、ｒビットデータ処理を行なう
プログラム（プログラム８月、［処理されたデータを機
械スイッチ等へ出力するプログラム（プログラムＣＬＪ
Ｏ順で夫々のプログラムが書き込まれている。この様な
状態において、ＣＰＵ２１は最初にプログラムＡを読み
出し。
機械スイッチ等のデータをＲＡＭ２４に転送するプログ
ラム（プログラムＡ）Ｊ、ｒビットデータ処理を行なう
プログラム（プログラム８月、［処理されたデータを機
械スイッチ等へ出力するプログラム（プログラムＣＬＪ
Ｏ順で夫々のプログラムが書き込まれている。この様な
状態において、ＣＰＵ２１は最初にプログラムＡを読み
出し。
そのプログラム内容を解読して実行すべき処理内容を判
断する。次にプログラムＡに従って機械スイッチ等のデ
ータをＩ／Ｆ２５を通してＲＡＭ２４に転送し、続いて
プログラムＢを読み出す。
断する。次にプログラムＡに従って機械スイッチ等のデ
ータをＩ／Ｆ２５を通してＲＡＭ２４に転送し、続いて
プログラムＢを読み出す。
この動作ではＢｉｔ−ＡＬＵ２２を作動させ、Ｂｉｔ−
ＡＬＵ２２にビットデータ処理を実行させ処理結果をＲ
ＡＭ２４上に書き込む。次にプログラムＣを読み出し、
この動作に従ってＲＡＭ２４に誉含込まれている処理結
果をＩ／Ｆ２５を通して機械スイッチ等へ出力する。
ＡＬＵ２２にビットデータ処理を実行させ処理結果をＲ
ＡＭ２４上に書き込む。次にプログラムＣを読み出し、
この動作に従ってＲＡＭ２４に誉含込まれている処理結
果をＩ／Ｆ２５を通して機械スイッチ等へ出力する。
従来のシーケンス演算の処理方式は以上のように実行さ
れていたので、演算に当ってのビットデータ処理をＣＰ
Ｕのフェッチサイクル内で実行できないため処理に時間
がかかりすぎるという問題点があった。
れていたので、演算に当ってのビットデータ処理をＣＰ
Ｕのフェッチサイクル内で実行できないため処理に時間
がかかりすぎるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ＣＰＵとＲＯＭ間を結合するデータバス上に
擬似命令変換回路を設けることによりＣＰ Ｕのフェッ
チサイクル内だけでビットデータ処理が行えるようにす
ることを目的とする。
たもので、ＣＰＵとＲＯＭ間を結合するデータバス上に
擬似命令変換回路を設けることによりＣＰ Ｕのフェッ
チサイクル内だけでビットデータ処理が行えるようにす
ることを目的とする。
この発明に係るシーケンス演算の処理方式はシーケンス
演算（ビットデータ処理）を実行する専用回路（Ｂｉｔ
ＡＬＵ ）をＣＰＵに付加し、該専用回路をＣＰＵの
命令フェッチサイクル内で作動制御するようにしたもの
である。
演算（ビットデータ処理）を実行する専用回路（Ｂｉｔ
ＡＬＵ ）をＣＰＵに付加し、該専用回路をＣＰＵの
命令フェッチサイクル内で作動制御するようにしたもの
である。
この発明における専用回路はＣＰＵが命令フェッチサイ
クルだけを実行している間にビットデータ処理を完了さ
せる。
クルだけを実行している間にビットデータ処理を完了さ
せる。
以下、この発明の一実施例を図について説明する。図中
、第３図と同一の部分は同一の符号をもって図示した第
１図において、２２はビットデータ処理を行なう専用回
路（以下、Ｂｉｔ −ＡＬＵという）、２３はＣＰＵ１
及びＢｉｔ−ＡＬＵ２２ｔ−制御するためのプログラム
が書き込まれている読み出し専用メモ！Ｊ（ＲＯＭ）で
、最上位の１ビツトがＢｉｔ−ＡＬＵ２２を起動するた
めのフラグ。
、第３図と同一の部分は同一の符号をもって図示した第
１図において、２２はビットデータ処理を行なう専用回
路（以下、Ｂｉｔ −ＡＬＵという）、２３はＣＰＵ１
及びＢｉｔ−ＡＬＵ２２ｔ−制御するためのプログラム
が書き込まれている読み出し専用メモ！Ｊ（ＲＯＭ）で
、最上位の１ビツトがＢｉｔ−ＡＬＵ２２を起動するた
めのフラグ。
すなわち下位８ビツト（又は１６ビツト）に書かれてい
るのが、Ｂｉｔ−ＡＬＵ２２の命令か、ＣＰＵ２１の命
令かを判別するためのものである。またＩＶｉ、ＲＯＭ
２３に書かれている命令がＢｉｔ −ＡＬＵ２２に対す
るものである場合、ＲＯＭ２３より出力された８ビツト
（又は１６ビツト）の命令を無実行命令（ＮＯＰ ）に
入れ換えＣＰＵＺ ｉ側に出力するための擬似命令変換
回路。２は現在ＲＯＭ２３より出力されている命令がＢ
ｉｔ−ＡＬＵ２２のものであるか否かをｆｉｔ−ＡＬＵ
２２に知らせるための制御信号ラインで、ＲＯＭ２３の
最上位 ′の１ビツトが出力される。２６ＡはＲＯ
Ｍ２３より出力された命令を転送するための第１のデー
タバス、２６ＢはＣＰＵ２１と擬似命令変換回路１及び
Ｂｉｔ−ＡＬＵ２２ 、ＲＡＭ２４との間のデータな転
送するための第２のデータバスである。
るのが、Ｂｉｔ−ＡＬＵ２２の命令か、ＣＰＵ２１の命
令かを判別するためのものである。またＩＶｉ、ＲＯＭ
２３に書かれている命令がＢｉｔ −ＡＬＵ２２に対す
るものである場合、ＲＯＭ２３より出力された８ビツト
（又は１６ビツト）の命令を無実行命令（ＮＯＰ ）に
入れ換えＣＰＵＺ ｉ側に出力するための擬似命令変換
回路。２は現在ＲＯＭ２３より出力されている命令がＢ
ｉｔ−ＡＬＵ２２のものであるか否かをｆｉｔ−ＡＬＵ
２２に知らせるための制御信号ラインで、ＲＯＭ２３の
最上位 ′の１ビツトが出力される。２６ＡはＲＯ
Ｍ２３より出力された命令を転送するための第１のデー
タバス、２６ＢはＣＰＵ２１と擬似命令変換回路１及び
Ｂｉｔ−ＡＬＵ２２ 、ＲＡＭ２４との間のデータな転
送するための第２のデータバスである。
次に動作について説明する。まず、ＲＯＭ２３には［プ
ログラムＡ−外部の機械等よりデータ入力、これをＲＡ
Ｍ２４に保持」。また、［プログラムＢ−Ｂｉｔ −Ａ
ＬＵによりＲＡＭ２４上のデータに対しビットデータ処
理（シーケンス演算）を行ない結果を再びＲＡＭ２４に
保持」、［プログ □ラムＣ−結果をＲＡＭ２４よ
り外部の機械等へ出 力」という順でプログラムが
書かれている。
ログラムＡ−外部の機械等よりデータ入力、これをＲＡ
Ｍ２４に保持」。また、［プログラムＢ−Ｂｉｔ −Ａ
ＬＵによりＲＡＭ２４上のデータに対しビットデータ処
理（シーケンス演算）を行ない結果を再びＲＡＭ２４に
保持」、［プログ □ラムＣ−結果をＲＡＭ２４よ
り外部の機械等へ出 力」という順でプログラムが
書かれている。
まず、第２図のフローチャートに示す如（ＣＰＵ
−２１はＲＯＭ２３に書き込まれているプログラムＡ
を読み出す。このプログラムはＢｉｔ−ＡＬＵ２２を動
作させるものではないので最上位ｂｉｔは零、これによ
りＢｉｔ−ＡＬＵ２２は動作せず、擬似命令変換回路１
はＲＯＭ２３より出力された命令をそのままＣＰＵ２１
に転送する。するとＣＰＵ２１は命令を解読し、プログ
ラム人を実行する。
−２１はＲＯＭ２３に書き込まれているプログラムＡ
を読み出す。このプログラムはＢｉｔ−ＡＬＵ２２を動
作させるものではないので最上位ｂｉｔは零、これによ
りＢｉｔ−ＡＬＵ２２は動作せず、擬似命令変換回路１
はＲＯＭ２３より出力された命令をそのままＣＰＵ２１
に転送する。するとＣＰＵ２１は命令を解読し、プログ
ラム人を実行する。
次にＣＰＵ２１はプログラムＢを読み出す。このプログ
ラムはＢｉｔ−ＡＬＵ２２を動作させるものなので最上
位ビットに１１”が書かれている。
ラムはＢｉｔ−ＡＬＵ２２を動作させるものなので最上
位ビットに１１”が書かれている。
これが制御信号ライン７によってＢｉｔ −ＡＬＵ２２
と擬似命令変換回路１に出力される。これを受けるとＢ
ｉｔ−ＡＬＵ２２は、ＲＯＭ２３より出力された命令（
データ）によりビットデータ処理をＲＡＭ２４に保持さ
れているデータに対して行なう。これと同時に擬似命令
変換回路１は、ＲＯＭ２３より出力された命令（データ
）をＣＰＵの無実行命令（ＮＯＰ）に変換してＣＰＵ２
１に出力する。次にＣＰＵ２１は実行サイクルを行なわ
ず次のサイクルに入る。つまり、ＣＰＵ２１が命令フェ
ッチサイクルだけを行なう間にＢｉｔ −ＡＬＵ２２は
、ビットデータ処理を完了する。
と擬似命令変換回路１に出力される。これを受けるとＢ
ｉｔ−ＡＬＵ２２は、ＲＯＭ２３より出力された命令（
データ）によりビットデータ処理をＲＡＭ２４に保持さ
れているデータに対して行なう。これと同時に擬似命令
変換回路１は、ＲＯＭ２３より出力された命令（データ
）をＣＰＵの無実行命令（ＮＯＰ）に変換してＣＰＵ２
１に出力する。次にＣＰＵ２１は実行サイクルを行なわ
ず次のサイクルに入る。つまり、ＣＰＵ２１が命令フェ
ッチサイクルだけを行なう間にＢｉｔ −ＡＬＵ２２は
、ビットデータ処理を完了する。
次にＣＰＨ１１はプログラムＣを読み出し、プログラム
Ａの場合と同様に実行する。
Ａの場合と同様に実行する。
以上の様に、この発明によれば、ビットデータ処理（シ
ーケンス演算）がＣＰＨのフェッチサイクルだけで作動
制御されるように回路を構成したので、非常に高速で演
算処理を実行することかで西、その結果高性能のシーケ
ンス制御装置が得られる効果がある。
ーケンス演算）がＣＰＨのフェッチサイクルだけで作動
制御されるように回路を構成したので、非常に高速で演
算処理を実行することかで西、その結果高性能のシーケ
ンス制御装置が得られる効果がある。
第１図はこの発明の一実施例によるシーケンス制御装置
のブロック構成図、第２図は第１図の動作順序を示すフ
ローチャート、第３図は従来のシーケンス制御装置のブ
ロック構成図である。 図において、２１はマイクロプロセッサ（ＣＰ Ｕ）。 ２２は専用回路（Ｂｉｔ−ＡＬＵ）、２３はＲＯＭ。 １は擬似命令変換回路、２４はＲＡＭである。 第２図 ＋ｊ Ｕ’ め ＣＰＵ ＩＪ ＲＯ／１７Ｉの アロフ′ラムＡｔ 誂出す 命令友 ＲＯＭよｌ：出力されＬ 転送 ＣＰＵ＋３命令Ｆ解 ぎ屹しブ０ゲラムＡ を餐才千する ｃｐｕ＋ｃｔアロゲラ ムＢロ充徂す Ｂｉｔ−ＡＬυと）疑 イｋｉ命令友４寥に回路 １（亀ｎする Ｂｉｔ−ＡＬＩｈ３ ＲＡＭ デー５７をＢｔ’ｔテ゛ゝタ ′）
−工甲する てＣＰｌ、Ｉじ
カするＣｐｕは賓４：ｒサイグル を全テわ一４゛゛ン欠φ叶イア 【隻′４：ｆする 第 ３ 図
のブロック構成図、第２図は第１図の動作順序を示すフ
ローチャート、第３図は従来のシーケンス制御装置のブ
ロック構成図である。 図において、２１はマイクロプロセッサ（ＣＰ Ｕ）。 ２２は専用回路（Ｂｉｔ−ＡＬＵ）、２３はＲＯＭ。 １は擬似命令変換回路、２４はＲＡＭである。 第２図 ＋ｊ Ｕ’ め ＣＰＵ ＩＪ ＲＯ／１７Ｉの アロフ′ラムＡｔ 誂出す 命令友 ＲＯＭよｌ：出力されＬ 転送 ＣＰＵ＋３命令Ｆ解 ぎ屹しブ０ゲラムＡ を餐才千する ｃｐｕ＋ｃｔアロゲラ ムＢロ充徂す Ｂｉｔ−ＡＬυと）疑 イｋｉ命令友４寥に回路 １（亀ｎする Ｂｉｔ−ＡＬＩｈ３ ＲＡＭ デー５７をＢｔ’ｔテ゛ゝタ ′）
−工甲する てＣＰｌ、Ｉじ
カするＣｐｕは賓４：ｒサイグル を全テわ一４゛゛ン欠φ叶イア 【隻′４：ｆする 第 ３ 図
Claims (3)
- （１）ビットデータ処理を実行する専用回路と擬似命令
変換回路とをＣＰＵとＲＯＭとの間に並列に設け、該Ｒ
ＯＭより読出した最初のプログラムＡを前記擬似命令変
換回路を介してＣＰＵに転送し、引続きＣＰＵは該プロ
グラムＡを実行し、続いて読出したプログラムＢを前記
専用回路と擬似命令変換回路に出力し、該専用回路のデ
ータ処理中に前記擬似命令変換回路により無実行命令を
ＣＰＵに出力し、前記ＣＰＵは次の命令実行サイクルを
実行すると共に、続いてＣＰＵはプログラムＣを読出し
該プログラムＣをＣＰＵが実行するようにしたことを特
徴とするシーケンス演算の処理方式。 - （２）前記ＲＯＭに格納するプログラムを「プログラム
Ａは外部の機械等より入力されたデータをＲＡＭに保持
」、「プログラムＢは専用回路よりＲＡＭ上のデータに
対しデータ処理を行い結果を再びＲＡＭに保持」、「プ
ログラムＣは結果をＲＡＭより外部の機械等へ出力」の
手順で書込むようにしたことを特徴とする特許請求の範
囲第１項記載のシーケンス演算の処理方式。 - （３）前記擬似命令変換回路の動作としてＲＯＭより転
送された命令の最上位ビットが“１”の時は該専用回路
を起動し、併せて該ＲＯＭの命令をＣＰＵの無実行命令
に変換してＣＰＵに出力するようにしたことを特徴とす
る特許請求の範囲第１項記載のシーケンス演算の処理方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17853185A JPS6238902A (ja) | 1985-08-15 | 1985-08-15 | シ−ケンス演算の処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17853185A JPS6238902A (ja) | 1985-08-15 | 1985-08-15 | シ−ケンス演算の処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6238902A true JPS6238902A (ja) | 1987-02-19 |
Family
ID=16050096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17853185A Pending JPS6238902A (ja) | 1985-08-15 | 1985-08-15 | シ−ケンス演算の処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6238902A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6419428A (en) * | 1987-07-15 | 1989-01-23 | Nec Corp | Bit string converting circuit |
| US5386569A (en) * | 1992-01-23 | 1995-01-31 | Mitsubishi Denki Kabushiki Kaisha | Programmable controller having directly executable CPU instructions |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332639A (en) * | 1976-09-08 | 1978-03-28 | Hitachi Ltd | Arithmetic operation unit |
| JPS5523510A (en) * | 1978-08-02 | 1980-02-20 | Hitachi Ltd | Sequence control unit |
| JPS5945504A (ja) * | 1982-09-07 | 1984-03-14 | Mitsubishi Electric Corp | シ−ケンス制御装置 |
| JPS5965310A (ja) * | 1982-10-06 | 1984-04-13 | Mitsubishi Electric Corp | プログラマブルコントロ−ラの演算処理装置 |
-
1985
- 1985-08-15 JP JP17853185A patent/JPS6238902A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332639A (en) * | 1976-09-08 | 1978-03-28 | Hitachi Ltd | Arithmetic operation unit |
| JPS5523510A (en) * | 1978-08-02 | 1980-02-20 | Hitachi Ltd | Sequence control unit |
| JPS5945504A (ja) * | 1982-09-07 | 1984-03-14 | Mitsubishi Electric Corp | シ−ケンス制御装置 |
| JPS5965310A (ja) * | 1982-10-06 | 1984-04-13 | Mitsubishi Electric Corp | プログラマブルコントロ−ラの演算処理装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6419428A (en) * | 1987-07-15 | 1989-01-23 | Nec Corp | Bit string converting circuit |
| US5386569A (en) * | 1992-01-23 | 1995-01-31 | Mitsubishi Denki Kabushiki Kaisha | Programmable controller having directly executable CPU instructions |
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