JPH05274451A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH05274451A JPH05274451A JP4101632A JP10163292A JPH05274451A JP H05274451 A JPH05274451 A JP H05274451A JP 4101632 A JP4101632 A JP 4101632A JP 10163292 A JP10163292 A JP 10163292A JP H05274451 A JPH05274451 A JP H05274451A
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Abstract
(57)【要約】
【目的】 データの入出力を直接に制御することで、Ｒ
ＯＭの使用効率の向上を図るとともに、機械語命令群で
あるプログラムの実行時間の短縮を図ることである。 【構成】 データの入出力を入出力部４、５で行うとと
もに、入出力部４、５のデータ伝送を中央処理装置１で
制御し、この中央処理装置１で前記データの入出力を、
専用リード制御信号線９を介して直接に制御する。
ＯＭの使用効率の向上を図るとともに、機械語命令群で
あるプログラムの実行時間の短縮を図ることである。 【構成】 データの入出力を入出力部４、５で行うとと
もに、入出力部４、５のデータ伝送を中央処理装置１で
制御し、この中央処理装置１で前記データの入出力を、
専用リード制御信号線９を介して直接に制御する。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
係り、詳細にはデータの入出力の制御技術に関する。
係り、詳細にはデータの入出力の制御技術に関する。
【０００２】
【従来の技術】一般に、マイクロコンピュータの入出力
部から入力データを読み込む場合、読み込んだ入力デー
タをマイクロコンピュータのＲＡＭに書き込むことにな
る。このデータの書き込みの際、８ビットマイクロコン
ピュータでは、書き込む機械語命令は２バイト命令の実
行サイクル数が４である。つまり、一つの機械語命令は
１バイトのオペコードと、０〜２バイトのオペランド指
定フィールド（通常、１バイトのオペランド指定フィー
ルドを持つ）から構成され、合わせて２バイト命令であ
る。
部から入力データを読み込む場合、読み込んだ入力デー
タをマイクロコンピュータのＲＡＭに書き込むことにな
る。このデータの書き込みの際、８ビットマイクロコン
ピュータでは、書き込む機械語命令は２バイト命令の実
行サイクル数が４である。つまり、一つの機械語命令は
１バイトのオペコードと、０〜２バイトのオペランド指
定フィールド（通常、１バイトのオペランド指定フィー
ルドを持つ）から構成され、合わせて２バイト命令であ
る。
【０００３】この８ビットマイクロコンピュータの構成
および動作を、一例として図２および図３で説明する。
図２において、マイクロコンピュータは、データの入出
力を行うＩ／Ｏポート２３と２４、データを書き込むＲ
ＡＭ２２、必要なデータを読み出すＲＯＭ２１、これら
のデータ伝送をデータバス２５、アドレスバス２６を介
して制御するＣＰＵ２０、これらを接続したリード・ラ
イト制御信号線２７を備える。また、８ビットマイクロ
コンピュータでは、データバスは８ビット、アドレスバ
ス２６は１６ビットである。
および動作を、一例として図２および図３で説明する。
図２において、マイクロコンピュータは、データの入出
力を行うＩ／Ｏポート２３と２４、データを書き込むＲ
ＡＭ２２、必要なデータを読み出すＲＯＭ２１、これら
のデータ伝送をデータバス２５、アドレスバス２６を介
して制御するＣＰＵ２０、これらを接続したリード・ラ
イト制御信号線２７を備える。また、８ビットマイクロ
コンピュータでは、データバスは８ビット、アドレスバ
ス２６は１６ビットである。
【０００４】図３において、８ビットマイクロコンピュ
ータは、サイクルナンバーの信号を示す第一サイクル
で、ＣＰＵ２０が内部プログラムカウンタ（ＰＣ：「１
６ビット」）の値を、アドレスバス２６に出力すると同
時に、リード・ライト制御信号を「Ｈ」にする。このリ
ード信号を「Ｈ」に指定すると、ＲＯＭ２１からオペコ
ード（８ビット）が読みだされ、ＣＰＵ２０はオペコー
ドを検出し命令デコードを行い、オペコードによる指定
処理を以後のサイクルで実行する。第二サイクルでＣＰ
Ｕ２０は、ＰＣ＋１の値をアドレスバス２６に出力し、
ＲＯＭ２１からオペコード（８ビット）を読み出し、第
三サイクルでＣＰＵ２０は、オペコードの値をアドレス
バス２６の下位に出力するとともに、アドレスバス２６
の上位に「００」を出力する。この第三サイクルにおい
て、指定されるＩ／Ｏポートは、入力データをデータバ
ス２５に出力し、ＣＰＵ２０は入力データをＣＰＵ２０
のテンポラリレジスタに記憶する。
ータは、サイクルナンバーの信号を示す第一サイクル
で、ＣＰＵ２０が内部プログラムカウンタ（ＰＣ：「１
６ビット」）の値を、アドレスバス２６に出力すると同
時に、リード・ライト制御信号を「Ｈ」にする。このリ
ード信号を「Ｈ」に指定すると、ＲＯＭ２１からオペコ
ード（８ビット）が読みだされ、ＣＰＵ２０はオペコー
ドを検出し命令デコードを行い、オペコードによる指定
処理を以後のサイクルで実行する。第二サイクルでＣＰ
Ｕ２０は、ＰＣ＋１の値をアドレスバス２６に出力し、
ＲＯＭ２１からオペコード（８ビット）を読み出し、第
三サイクルでＣＰＵ２０は、オペコードの値をアドレス
バス２６の下位に出力するとともに、アドレスバス２６
の上位に「００」を出力する。この第三サイクルにおい
て、指定されるＩ／Ｏポートは、入力データをデータバ
ス２５に出力し、ＣＰＵ２０は入力データをＣＰＵ２０
のテンポラリレジスタに記憶する。
【０００５】第四サイクルでＣＰＵ２０は、内部のレジ
スタ（Ｘ：「８ビット」）の値をアドレスバス２６の下
位に出力し、アドレスバス２６の上位に「００」を出力
すると同時に、リード・ライト制御信号を「Ｌ」に指定
し、テンポラリレジスタ内の入力データをデータバス２
５に出力する。これにより、ＣＰＵ２０内のレジスタ
「Ｘ］の値により指定されるＲＡＭ２２に、Ｉ／Ｏポー
トからの入力データを書き込むことになる。
スタ（Ｘ：「８ビット」）の値をアドレスバス２６の下
位に出力し、アドレスバス２６の上位に「００」を出力
すると同時に、リード・ライト制御信号を「Ｌ」に指定
し、テンポラリレジスタ内の入力データをデータバス２
５に出力する。これにより、ＣＰＵ２０内のレジスタ
「Ｘ］の値により指定されるＲＡＭ２２に、Ｉ／Ｏポー
トからの入力データを書き込むことになる。
【０００６】
【発明が解決しようとする課題】このように、８ビット
マイクロコンピュータでは、２バイトの機械語命令によ
る実行サイクル数が長い分だけ、ＲＡＭにデータを書き
込む為のＲＯＭからオペコードを読み出す機会が少なく
なる。この為、データの書き込み毎に２バイト命令であ
る機械語命令を頻ぱんに使用する場合は、ＲＯＭそのも
のの使用効率が低下するばかりか、機械語命令群である
プログラムの実行時間が長くなるという不都合があっ
た。
マイクロコンピュータでは、２バイトの機械語命令によ
る実行サイクル数が長い分だけ、ＲＡＭにデータを書き
込む為のＲＯＭからオペコードを読み出す機会が少なく
なる。この為、データの書き込み毎に２バイト命令であ
る機械語命令を頻ぱんに使用する場合は、ＲＯＭそのも
のの使用効率が低下するばかりか、機械語命令群である
プログラムの実行時間が長くなるという不都合があっ
た。
【０００７】そこで、本発明の目的は、データの入出力
を直接に制御することで、機械語命令のバイト数に換算
するオペランド指定フィールドの削除と、これに伴う機
械語命令のバイト数を削減することができ、ＲＡＭにデ
ータを書き込む為のＲＯＭからオペコードを読み出す機
会を多くすることができる。従って、ＲＯＭの使用効率
の向上を図ることができるとともに、機械語命令群であ
るプログラムの実行時間の短縮を図ることができるマイ
クロコンピュータを提供することにある。
を直接に制御することで、機械語命令のバイト数に換算
するオペランド指定フィールドの削除と、これに伴う機
械語命令のバイト数を削減することができ、ＲＡＭにデ
ータを書き込む為のＲＯＭからオペコードを読み出す機
会を多くすることができる。従って、ＲＯＭの使用効率
の向上を図ることができるとともに、機械語命令群であ
るプログラムの実行時間の短縮を図ることができるマイ
クロコンピュータを提供することにある。
【０００８】
【課題が解決するための手段】請求項１記載の発明で
は、データの入出力を行う入出力部と、この入出力部の
データ伝送を制御する中央処理装置と、この中央処理装
置で前記データの入出力を直接に制御する入出力データ
制御手段とをマイクロコンピュータに備えさせる。
は、データの入出力を行う入出力部と、この入出力部の
データ伝送を制御する中央処理装置と、この中央処理装
置で前記データの入出力を直接に制御する入出力データ
制御手段とをマイクロコンピュータに備えさせる。
【０００９】
【作用】この発明のマイクロコンピュータでは、データ
の入出力を入出力部で行うとともに、入出力部のデータ
伝送を中央処理装置で制御し、この中央処理装置で前記
データの入出力を、入出力データ制御手段を介して直接
に制御する。
の入出力を入出力部で行うとともに、入出力部のデータ
伝送を中央処理装置で制御し、この中央処理装置で前記
データの入出力を、入出力データ制御手段を介して直接
に制御する。
【００１０】
【実施例】以下、本発明のマイクロコンピュータの一実
施例を図１および図４を参照して詳細に説明する。図１
は本実施例のマイクロコンピュータの構成を示すブロッ
ク図である。図４は本実施例のマイクロコンピュータの
タイムチャートである。図１において、マイクロコンピ
ュータは、データの入出力を行う入出力ポート４と５、
データを書き込むＲＡＭ３、必要なデータを読み出すＲ
ＯＭ２、これらのデータ伝送をデータバス６、アドレス
バス７を介して制御するＣＰＵ１、これらを接続したリ
ード・ライト制御信号線８、入出力データ制御手段であ
る専用リード制御信号線９を備える。また、専用リード
制御信号線９は、ＣＰＵ１と入出力ポート５を直接に接
続している。さらに、専用リード制御信号線９はＣＰＵ
１と複数の入出力ポートに接続することができる。
施例を図１および図４を参照して詳細に説明する。図１
は本実施例のマイクロコンピュータの構成を示すブロッ
ク図である。図４は本実施例のマイクロコンピュータの
タイムチャートである。図１において、マイクロコンピ
ュータは、データの入出力を行う入出力ポート４と５、
データを書き込むＲＡＭ３、必要なデータを読み出すＲ
ＯＭ２、これらのデータ伝送をデータバス６、アドレス
バス７を介して制御するＣＰＵ１、これらを接続したリ
ード・ライト制御信号線８、入出力データ制御手段であ
る専用リード制御信号線９を備える。また、専用リード
制御信号線９は、ＣＰＵ１と入出力ポート５を直接に接
続している。さらに、専用リード制御信号線９はＣＰＵ
１と複数の入出力ポートに接続することができる。
【００１１】この８ビットマイクロコンピュータの動作
を図１と図４で説明する。図４において、マイクロコン
ピュータは、サイクルナンバーの信号を示す第一サイク
ルで、ＣＰＵ１が内部プログラムカウンタ（ＰＣ：「１
６ビット」）の値を、アドレスバス６に出力すると同時
に、リード・ライト制御信号を「Ｈ」にする。このリー
ド信号を「Ｈ」に指定すると、ＲＯＭ３からオペコード
（８ビット）が読みだされ、ＣＰＵ１はオペコードを検
出し命令デコードを行い、オペコードによる指定処理を
以後のサイクルで実行する。この第一サイクルにおい
て、専用リード制御信号線９による専用リード制御信号
は「Ｌ」であるため、入出力ポート５は入力データをデ
ータバス６に出力しない。
を図１と図４で説明する。図４において、マイクロコン
ピュータは、サイクルナンバーの信号を示す第一サイク
ルで、ＣＰＵ１が内部プログラムカウンタ（ＰＣ：「１
６ビット」）の値を、アドレスバス６に出力すると同時
に、リード・ライト制御信号を「Ｈ」にする。このリー
ド信号を「Ｈ」に指定すると、ＲＯＭ３からオペコード
（８ビット）が読みだされ、ＣＰＵ１はオペコードを検
出し命令デコードを行い、オペコードによる指定処理を
以後のサイクルで実行する。この第一サイクルにおい
て、専用リード制御信号線９による専用リード制御信号
は「Ｌ」であるため、入出力ポート５は入力データをデ
ータバス６に出力しない。
【００１２】第二サイクルでＣＰＵ１は、入出力ポート
５の専用リード制御信号を「Ｈ」にし、入出力ポート５
から入力データをデータバス６に出力する。また、ＣＰ
Ｕ１は、内部レジスタ「Ｘ」の値をアドレスバス７の下
位に出力し、上位に「００」を出力すると同時に、リー
ド・ライト制御信号を「Ｌ」に指定する。これにより、
ＣＰＵ１内のレジスタ「Ｘ］の値により指定されるＲＡ
Ｍ３アドレスに、入出力ポートからの入力データを書き
込むことになる。
５の専用リード制御信号を「Ｈ」にし、入出力ポート５
から入力データをデータバス６に出力する。また、ＣＰ
Ｕ１は、内部レジスタ「Ｘ」の値をアドレスバス７の下
位に出力し、上位に「００」を出力すると同時に、リー
ド・ライト制御信号を「Ｌ」に指定する。これにより、
ＣＰＵ１内のレジスタ「Ｘ］の値により指定されるＲＡ
Ｍ３アドレスに、入出力ポートからの入力データを書き
込むことになる。
【００１３】このように、本実施例のマイクロコンピュ
ータは、データの入出力を専用リード制御信号線９で直
接に制御することで、機械語命令のバイト数に換算する
オペランド指定フィールドを削除（必要としない）する
ことができる。このため、本実施例のマイクロコンピュ
ータの機械語命令は、オペコードの１バイト命令で、実
行サイクル数は２である。従って、機械語命令のバイト
数を削減できるので、ＲＡＭ３にデータを書き込む為の
ＲＯＭ２からオペコードを読み出す機会を多くすること
ができ、ＲＯＭ２の使用効率の向上を図ることができる
とともに、機械語命令群であるプログラムの実行時間の
短縮を図ることができる。
ータは、データの入出力を専用リード制御信号線９で直
接に制御することで、機械語命令のバイト数に換算する
オペランド指定フィールドを削除（必要としない）する
ことができる。このため、本実施例のマイクロコンピュ
ータの機械語命令は、オペコードの１バイト命令で、実
行サイクル数は２である。従って、機械語命令のバイト
数を削減できるので、ＲＡＭ３にデータを書き込む為の
ＲＯＭ２からオペコードを読み出す機会を多くすること
ができ、ＲＯＭ２の使用効率の向上を図ることができる
とともに、機械語命令群であるプログラムの実行時間の
短縮を図ることができる。
【００１４】以上の説明では、入出力ポート４、５から
入力データを読み込む機械語命令を、一実施例として説
明したが、入出力ポート４、５に出力データを書き込む
機械語命令の場合には、専用リード制御信号の代わりに
専用ライト制御信号を設けることによっても同様な効果
を得ることができる。また、本実施例において、入出力
ポート４、５は２つであるが、２つ以上の複数にするこ
とができる。
入力データを読み込む機械語命令を、一実施例として説
明したが、入出力ポート４、５に出力データを書き込む
機械語命令の場合には、専用リード制御信号の代わりに
専用ライト制御信号を設けることによっても同様な効果
を得ることができる。また、本実施例において、入出力
ポート４、５は２つであるが、２つ以上の複数にするこ
とができる。
【００１５】
【発明の効果】以上説明したように請求項１記載の発明
によれば、ＲＯＭの使用効率の向上を図ることができる
とともに、機械語命令群であるプログラムの実行時間の
短縮を図ることができる。
によれば、ＲＯＭの使用効率の向上を図ることができる
とともに、機械語命令群であるプログラムの実行時間の
短縮を図ることができる。
【図１】本発明のマイクロコンピュータの一実施例の構
成を示すブロック図である。
成を示すブロック図である。
【図２】従来のマイクロコンピュータの一実施例の構成
を示すブロック図である。
を示すブロック図である。
【図３】従来のマイクロコンピュータの一実施例のタイ
ムチャートである。
ムチャートである。
【図４】本発明のマイクロコンピュータの一実施例のタ
イムチャートである。
イムチャートである。
１ ＣＰＵ ２ ＲＯＭ ３ ＲＡＭ ５ 入出力ポート ６ データバス ７ アドレスバス ８ リード・ライト制御信号線 ９ 専用リード制御信号線
Claims (1)
- 【請求項１】 データの入出力を行う入出力部と、 この入出力部により入出力されるデータの伝送を制御す
る中央処理装置と、 この中央処理装置で前記データの入出力を直接に制御す
る入出力データ制御手段とを備えることを特徴とするマ
イクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4101632A JPH05274451A (ja) | 1992-03-26 | 1992-03-26 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4101632A JPH05274451A (ja) | 1992-03-26 | 1992-03-26 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05274451A true JPH05274451A (ja) | 1993-10-22 |
Family
ID=14305779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4101632A Pending JPH05274451A (ja) | 1992-03-26 | 1992-03-26 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05274451A (ja) |
-
1992
- 1992-03-26 JP JP4101632A patent/JPH05274451A/ja active Pending
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