JPS6242296B2 - - Google Patents

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JPS6242296B2
JPS6242296B2 JP55152051A JP15205180A JPS6242296B2 JP S6242296 B2 JPS6242296 B2 JP S6242296B2 JP 55152051 A JP55152051 A JP 55152051A JP 15205180 A JP15205180 A JP 15205180A JP S6242296 B2 JPS6242296 B2 JP S6242296B2
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Yoshimune Hagiwara
Shizuo Sugyama
Shigemichi Maeda
Osamu Yumoto
Takashi Akazawa
Masahito Kobayashi
Yasuhiro Kita
Juzo Kida
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Hitachi Ltd
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Hitachi Denshi KK
Hitachi Ltd
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Priority to EP81305062A priority patent/EP0051422B1/en
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Description

【発明の詳細な説明】 本発明は、デイジタル信号処理プロセツサに関
し、特に音声、画像等のデータを実時間で処理し
うる高速、高精度の積和演算機能を備えたデイジ
タル信号処理プロセツサに関する。
音声の合成または分析装置、あるいは通信分野
におけるモデム（変復調器）、デイジタル・フイ
ルタ、コーデツク（CODEC）、エコーキヤンセ
ラー等の装置では、デイジタル化された信号を実
時間で処理できる信号処理プロセツサの応用が検
討されている。
この信号処理プロセツサは、プログラム・メモ
リとデータを高速度で処理するための専用の乗算
器および加減算器を内蔵するLSIとして提供さ
れ、プログラムを変えることにより各種の用途に
適合させる。
上記信号処理プロセツサを例えば音声信号のフ
イルタ処理に用いた場合に、積和演算によつて内
部の演算データは16〜28ビツトの比較的大きな振
幅となる。このため、乗算器や加減算器の構造を
固定小数点データ演算型とすると、演算データの
ビツト数の増加に伴ないハードウエア規模が指数
関数的に大きくなり、LSI化が困難となる。この
問題は、プロセツサの構成を浮動小数点データ演
算型とすることによつて解決できる。しかしなが
ら、乗算器と加減算器とをデータバスで接続し、
それぞれが独立して浮動小数点演算を行なうよう
構成された従来の汎用コンピユータのデータ処理
方式をそのまま採用すると、信号処理プロセツサ
の基本動作である積和演算に時間がかかり、信号
の実時間処理が困難となる。
本発明の目的は、LSI化に適し、音声等のデイ
ジタル信号を実時間で高速に処理できる新規な構
成の信号処理プロセツサを提供することにある。
本発明の他の目的は１つの浮動小数点演算回路
を用いて、固定小数点表示のデータと浮動小数点
表示のデータの両方を処理できる信号処理プロセ
ツサを提供することにある。
本発明の更に他の目的は、外部回路とのデータ
入出力を固定小数点表示のデータ形式とし、内部
演算を浮動小数点表示形式で行なえるデイジタル
処理プロセツサを提供することにある。
本発明の更に他の目的は、ダイナミツクレンジ
の拡張されたデイジタル信号処理プロセツサを提
供することにある。
これらの目的を達成するため、本発明によるデ
イジタル信号処理プロセツサは、外部装置とのデ
ータ入出力のためのインターフエイス手段と、上
記インターフエイス手段に接続された所定ビツト
数の第１のデータバスと、上記データバスに接続
された少なくとも１つのデータ記憶手段と、上記
データ記憶手段からのデータが読出される少なく
とも１つの第２のデータバスと、上記第１、第２
のデータバスと接続され、入力された１対のデー
タの指数表示部同士を加算し、仮数表示部同士を
掛算して上記第１データバスより大きいビツト数
をもつ演算結果を出力する浮動小数点乗算手段
と、上記乗算手段の出力を含む複数の入力データ
のうちから１対のデータを選択する入力選択部を
含み、該１対のデータ間に加減算を施す浮動小数
点加減算手段と、上記加減算手段から出力される
上記第１のデータバスより大きいビツト数のデー
タを保持するための累算手段と、上記累算手段の
出力を上記加減算手段の入力選択部に供給するた
めの上記第１のデータバスより大きいビツト数の
第３のデータバスと、上記累算手段と上記第１の
データバスとの間に接続され、上記累算手段の出
力データのビツト数を減少させて上記第１のデー
タバスに供給するスイツチング手段と、プログラ
ム命令に従つて上記各手段の動作を制御する制御
手段とを備えたことを特徴とする。
以下、本発明の実施例を図面を参照して説明す
る。
第１図は本発明によるデイジタル信号プロセツ
サの全体構成図であり、１プログラムを格納する
ためのメモリ、２は上記プログラムメモリ１の読
出しアドレスを指示するプログラムカウンタ、３
は上記プログラムメモリ１に接続された命令レジ
スタ、４は命令レジスタ３に読出された命令語か
らプロセツサを動作させるための各種の制御信号
Ｓを発生させる制御回路である。この実施例で
は、メモリ１に格納される命令語は例えば22ビツ
トからなり、それぞれオペレーシヨンコードとデ
ータ、アドレスまたはアドレス制御情報を含んで
いる。プログラムカウンタ２と命令レジスタは16
ビツトのデータバス（Ｄバス）２０に接続されて
いる。
５，６はデータを格納するためのメモリ、７は
汎用レジスタを示す。メモリ５，６は一方をラン
ダムアクセス・メモリ（RAM）、他方を読出し専
用メモリ（ROM）とすることができる。また、
それぞれのメモリは複数個の小容量のROMある
いはRAMの複合体であつてもよい。上記メモリ
は16ビツトのデータを記憶し、各データは選択回
路８を介して16ビツトのＸバス２１あるいはＹバ
ス２２に読出される。９，１０はそれぞれ上記デ
ータメモリ５，７の下位アドレスを指定するレジ
スタ、１１，１２は上記メモリの上位アドレスを
指定するレジスタである。尚、レジスタ１１はＸ
バス２１に読出すべきデータの上位アドレスを、
またレジスタ１２はＹバス２２に読出すべきデー
タの上位アドレスまたは汎用レジスタ７のアドレ
スを与えており、これらのレジスタには命令レジ
スタ３からデータバス２３を介してアドレス情報
が与えられる。
１４はＸバス２１とＹバス２２から与えられる
２つのデータの積を算出し、結果をＰバス２４に
出力する浮動小数点演算型の乗算器であり、この
乗算器は、後述するように２つの入力データＸ，
Ｙを保持するためのレジスタを含み、演算されな
い２つのデータＸ，ＹをそのままＸバス２５、Ｙ
バス２６に出力する。
１５は浮動小数点演算型の加減算器であり、上
記乗算器１４の出力データＸ，Ｙ，Ｐおよびデー
タバス２０，２７のデータＤ，Ａを入力として演
算を行ない、その結果を累算器１６に出力する。
１７は上記累算器１６にラツチされた浮動小数点
データを20ビツトのデータバス（Ａバス）２７に
出力すると共に、上記データを16ビツトのデータ
に変換してＤバス２０に出力するスイツチ回路、
１８は上記乗算器１４および加減算器１５に接続
され、これらの演算結果に関する状態コードを記
憶する状態コードレジスタである。
３０はデータバス２０上の16ビツトのデータを
外部端子D0〜D15に並列的に出力するための出力
レジスタ、３１は上記外部端子からの16ビツトデ
ータをデータバス２０に並列的に取り込むための
入力レジスタである。また３２は端子SIENの入
力パルスが“１”の期間中に、端子SICKの入力
クロツクに同期して端子SIからのシリアル入力デ
ータを取り込むための16ビツトのシフトレジス
タ、３３は端子SOENの入力パルスが“１”の期
間中に、端子SOCKの入力クロツクに同期して端
子SOにデータを直列的に出力するための16ビツ
トのシフトレジスタを示す。これら２つのシフト
レジスタはそれぞれデータバス２０と16ビツト並
列接続されている。
３５はプロセツサの動作状態を制御するレジス
タ、３６はリピート命令によりプロセツサに或る
命令を繰り返して実行させる場合、その繰り返し
回数がセツトされるカウンタ、３７はプロセツサ
の内部状態を示すステータス・レジスタを示す。
レジスタ３５，３７の内容はそれぞれデータバス
２０、端子D0〜D15を介して外部から書込み、読
出しが可能である。
４０はプロセツサ動作への割込みと入出力動作
とを制御するための制御回路であり、例えば端子
SIEN，SOENの入力信号立上りでシフトレジス
タ３２，３３を動作可能とし、それぞれの信号の
立下りでプログラムに割り込みをかけ、また、端
子IEへの入出力信号の立上りでレジスタ３０，
３１を起動し、その立下りでプログラムに割り込
みをかけるよう動作する。４１は外部の制御装置
（例えばマイクロコンピユータ）からの信号に応
じてプロセツサ動作を制御するフアンクシヨン制
御回路であり、例えば端子TXAKからDMA転送
モードの受認信号、端子Ｒ／Ｗから並列入出力デ
ータの転送方向を示す信号、端子CSからこのプ
ロセツサを外部装置が選択したことを示す信号、
端子TESTからテスト動作モードの指定信号、
RSTからリセツト信号、端子F0-3から外部装置
による動作制御信号をそれぞれ受け取り、端子
TxRQから並列データ転送要求信号を出力する。
端子BitI／Ｏはデータを１ビツトずつ入出力する
ための双方向入出力端子を示す。４２はクロツク
パルス発生回路であり、端子OSCを介して外部
回路より基本となるクロツクを受けとり、これに
基づきプロセツサ動作に必要な各種の内部クロツ
クを発生し、また、端子SYNCにプロセツサの内
部動作と外部システムの同期用のクロツクを出力
する。
次に第２図、第３図、第４図により乗算器１４
と加減算器１５について更に説明する。
乗算器１４には、第２図に示す如くＸバス２
１、Ｙバス２２の16ビツトのデータが入力され
る。これらのデータはメモリ５，６、汎用レジス
タ７あるいはデータバス２０から与えられる。第
３図Ａに示すように、これらのデータは下位４ビ
ツトが指数部、上位12ビツトが仮数部であり、斜
線を施して示したそれぞれの部分の最上位ビツ
ト、すなわち23，215の位置にあるビツトがサイ
ンビツトとなつている。また、小数点は215と214
との間にある。第２図に示す如く、Ｘバス２１と
Ｙバス２２から与えられた指数部データと仮数部
データは、それぞれレジスタ５１，５２，５３お
よび５４に保持され、レジスタ５１，５２の指数
部データは加算回路５５によつて加算され４ビツ
トの出力レジスタ５６を介してＰバス２４に出力
される。一方、レジスタ５３，５４の仮数部デー
タは、通常の固定小数点演算の場合と同様の回路
構成をもつ乗算回路５７に入力され、乗算結果は
上位16ビツトが出力レジスタ５８を介してＰバス
２４に出力される。つまり、乗算器１４の演算出
力は、第３図Ｂに示す如く、下位４ビツトの指数
部と上位16ビツトの仮数部とからなる20ビツトの
データとなつて加減算器１５に入力される。尚、
レジスタ５２，５４の出力はＸバス２５に、また
レジスタ５１，５３の出力はＹバス２６に送出さ
れ、それぞれ16ビツトのデータとして加減算器１
５に与えられる。
第４図Ａ，Ｂに加減算器１５の構成を示す。第
４図Ａに示すように、加減算器にはバス２０，２
４〜２７を介して、データＤ，Ｐ，Ｘ，Ｙ，Ａが
入力される。これらのうち、データＰ，Ｙ，Ｄは
選択回路６０に入力され、制御信号S1で指定され
た１つのデータが選択される。また、データＡ，
Ｘは選択回路６１に入力され制御信号S2で指定さ
れた１つのデータが選択される。ここで、入力デ
ータＤ，Ｘ，Ｙはそれぞれ第３図Ａに示した16ビ
ツトデータである。後で述べるように、これらの
16ビツトデータが指定されたとき、選択回路６
０，６１はこれらのデータを第３図Ｂに示した20
ビツトデータに変換して出力する構成となつてい
る。このビツト変換は、入力データＤ，Ｘ，Ｙが
固定小数点データが浮動小数点データかによつて
異なり、変換動作は制御信号S3によつて指定され
る。これによつて浮動小数点演算型の加減算器で
固定小数点表示の入力データも処理できるように
なつている。尚、制御信号S1，S2，S3…Ｓoはプ
ログラム中の命令語に対応して制御回路４から出
力される。
選択回路６０からの出力データをβ（指数部β
E、仮数部βM）、選択回路６１からの出力データ
をα（指数部αE、仮数部αM）とすると、指数部
データαEは選択回路６２を介して比較回路６３
に入力され、指数部データβEと大小比較され
る。また、これらの指数部データαE，βEはそれ
ぞれ引算回路６４と選択回路６５にも入力され
る。仮数部データαMはネゲート回路６６を介し
て選択回路６７，６８に入力され、仮数部データ
βMは直接選択回路６７，６８に入力される。ネ
ゲート回路６６は、この実施例の場合、データα
とβとの引算を加算器構成のALU７５により実
現するために設けられたものであり、加算演算の
場合にはデータαMはネゲート回路を素通りす
る。上記選択回路６５，６７，６８は、それぞれ
比較回路６３の出力信号に応じて２つの入力のう
ちの一方を選択する。選択回路６５の出力はラツ
チ回路７１に、選択回路６７の出力はシフト回路
６９を介してラツチ回路７２に、また選択回路６
８の出力はラツチ回路７３にそれぞれタイミング
信号Ｃでラツチされる。引算回路６４も上記比較
回路６３の出力によつて制御され、比較結果に応
じて入力αE，βEの大きい方から小さい方を引算
するよう動作する。シフト回路６９は、選択回路
７０を介して得られる上記引算回路６４の出力に
応じたビツト数だけ、入力データを右方向にシフ
ト動作する。このシフト回路６９の動作は、選択
回路７０に入力されるもう一つのデータＥによつ
ても制御でき、シフトビツト数の選択は制御信号
S7によつて行なわれる。
ラツチ回路７２，７３の出力ｅA，ｅBは、第４
図Ｂに示すように、制御信号S8で動作する固定小
数点演算型の加算器（ALU）７５に入力され、
加算結果ＵMは左方向シフト回路７６に与えられ
る。一方、ラツチ回路７１の出力γは定数加算回
路７７と、引算回路７８の一方の入力端子に入力
される。７９は加算器７５の出力ＵMを判定する
零検出回路であり、補数表示で与えられる加算器
の出力ＵMが正数の場合、ＵMの最上位にあるサイ
ンビツトに続いた“０”ビツトの連続個数をカウ
ントする。ＵMが負数の場合には、上記サイドビ
ツトに続く“１”ビツトの連続個数をカウントす
る。上記零検出回路７９の出力θ１は、データの
正規化およびオーバフロー対策のため設けられた
出力補正回路８０を介してシフト回路７６に与え
られ、このシフト回路によるデータのシフトビツ
ト数を決定する。また上記零検出回路７９の出力
θ１は、引算回路７８の他方の入力端子に入力さ
れ、この引算回路の出力ＵEは出力補正回路８０
を介して累算器１６の指数部１６Ｘに入力され
る。上記累算器１６の仮数部１６Ｍには、出力補
正回路８０において補正された上記シフト回路７
６からの出力データL′Mが入力される。
出力補正回路８０は、加算器７５から出力され
るオーバーフロー検出信号OVFと引算回路７８
から出力されるアンダフロー検出信号UNFとに
応じて零検出回路７９の出力θ１と定数加算回路
７７の出力θ２とのいずれかを選択する選択回路
８１と、プログラムによる制御信号S9に応じて上
記選択回路８１の出力とプログラムで与えられた
データＦとのいずれかをシフト回路７６にシフト
ビツト数指示信号θとして与える選択回路８２
と、オーバーフロー信号OVFが“１”のとき引
算回路出力ＵEに１を加算し、この加算結果ＬEに
もオーバーフローを生じたとき信号EOVFを出力
するインクリメント回路８３と、上記インクリメ
ント回路８３と累算器１６の指数部１６ｘとの間
に挿入された指数部補正回路８５と、シフト回路
７６と上記累数器１６の仮数部１６Ｍとの間に挿
入された仮数部補正回路８７と、上記２つの補正
回路８５，８７の動作を信号UNFおよびEOVF
に応じて制御する制御回路８９からなつている。
以上の構成からなる加減算器１５は次のように
動作する。
第４図Ａに示した２つの入力選択回路６１，６
０のそれぞれの出力α，βは浮動小数点表示のデ
ータであり、その値は次式で表わされる。
今、αE＞βEの関係にある２つのデータα，β
の加算演算を行なう場合を仮定すると、加算結果
Ｚは、 Ｚ＝αM・２〓E＋βM・２〓E ＝〔αM＋βM・２-(〓E―〓E)〕・２〓E (2) で与えられる。
比較回路６３はαEとβEの大小を比較し、選択
回路６５には大きい方の指数部データαEを選択
させ、選択回路６７には、小さい方の指数部βE
と対応する仮数部データβMを選択させ、選択回
路６８には大きい方の指数部αEと対応する仮数
部データαMを選択させ、引算回路６４には大き
い方の指数αEから小さい方の指数βEを引くよう
制御信号を与える。加算演算の実行中は、選択回
路７０は引算回路６４からの出力（αE―βE）を
選択しており、シフト回路６９は選択回路６７の
出力βMを（αE―βE）ビツトだけ右方向（下位
ビツト方向）にシフトするよう動作する。この結
果、ラツチ回路７１，７２，７３の各出力は、γ
＝αE、ｅA＝βM・２-(〓E―〓E)、ｅB＝αMとな
り、ｅA＋ｅBの演算を行なつた加算器７５の出力
ＵMは第(1)式の仮数部を表わす。従つて、この段
階での演算値Ｚは次式で示される。
Ｚ＝ＵM・２〓 ……(3) 零出回路７９と左方向シフト回路７６は、加算
器出力ＵMをその絶対値が最大となるよう正規化
するためのものである。第５図Ａに示す如く、零
検出回路７９によつてデータＵMのサインビツト
に続く（小数点以下の）連続する“０”の個数θ
１を検出し、シフト回路７６でデータＵMをθ１
ビツトだけ左側（最上位ビツト側）にシフトすれ
ば、絶対値が最大の仮数部データＬMが得らるれ
る。ＵMが負数の場合には、第５図Ｂの如く、連
続する“１”の個数だけシフトすればよい。この
場合指数部データγについては、引算回路７８に
よつて（γ―θ１）の演算を行ない、その出力Ｕ
Eを正規化された指数値とする。データＵMにオー
バーフローが生じていなければ、インクリメント
回路８３の出力ＬEは正規化された上記指数値ＵE
に等しくなり、正規化の処理は次式で表わすこと
ができる。
Ｚ＝〔ＵM・２〓1〕・２(〓―〓1)＝ＬM・２L〓
……(4) 指数部γの大きさを４ビツトとすると、２の補
数表示によつてγが表わし得る値は〔＋７γ
−８〕の範囲に制限される。従つて上記仮数部デ
ータの正規化の際、零検出回路の検出値θ１だけ
完全にデータＵMを左方向にシフトしようとする
と、指数部側の（γ―θ１）の値が−８よりも小
さくなり、引算回路にアンダーフローを生ずる場
合がある。このとき、（γ―θ１）の演算を行な
う引算回路７８からは、データのアンダーフロー
を示す信号（ボロー信号）UNFが発生される。
第４図Ｂの回路では、上記信号UNFが発生した
とき、選択回路８１が入力θ１に代えて定数加算
回路７７の出力θ２を選択し、上記定数加算回路
７７が指数部のデータγに定数「８」を加えた値
をデータθ２として出力するようにしてある。こ
のようにすれば、例えばγの値が「−５」のとき
θ２の値は「３」となるから、仮数部データＵM
のシフトビツト数は３ビツトに制限され、指数部
の正規化後の値が最小値「−８」に留まる。信号
UNFが生じたとき指数部を「−８」にする操作
は、後で第９図で説明する指数部補正回路８５に
よつて行なわれる。
加算器７５の演算結果ＵMに、第６図Ａ，Ｂに
示す如くオーバーフローを生じた場合、キヤリー
出力にデータの真の符号が現われ、サインビツト
の位置に数値の最上位のビツトが現われている。
従つてこの場合には、オバーフロー検出信号
OVFによつて、選択回路８１と零検出回路７９
の動作を停止させ、シフト回路７６に１ビツト右
シフト動作をさせ、インクリメント回路８３にＵ
E（＝γ）＋１の動作をさせ、データＺを次式のよ
うに操作すればよい。
Ｚ＝〔ＵM・2-1〕・２(〓+1) ……(5) 上記の操作を行なうシフト回路７６の１例を第
７図に示す。この回路は、シフトビツト数指示デ
ータθの各ビツトθ３〜θ０に対応した８ビツト
のシフタ７６１、４ビツトのシフタ７６２、２ビ
ツトのシフタ７６３および１ビツトのシフタ７６
４からなり、各シフタのそれぞれの信号ラインの
スイツチSW3〜SW0は、対応する制御ビツトθ３
〜θ０が“１”のとき下位ビツト側の接点に接続
される。また、１ビツトシフタ７６４の各スイツ
チSW0は、オーバーフロー検出信号OVFが
“１”のとき上位ビツト側の接点に接続され、サ
インビツトの出力線L19がキヤリー信号入力端子
７６５と接続されて、上述したデータの１ビツト
右シフト動作を実現する。
第４図の回路で、加算器７５のオーバーフロー
検出信号OVFが“１”となつたとき、インクリ
メント回路８３による（γ＋１）の演算結果にも
オーバーフローが生ずる場合がある。この場合に
は、演算結果Ｚ（＝α＋β）にオーバーフローを
生じたことを意味し、このまま積和演算を続行す
れば、累算器１６に得られる出力データの絶対値
は第８図Ａの如く変化し、全く無意味な値とな
る。
制御回路８９と補正回路８５，８７は、演算結
果Ｚに上記オーバーフローが生じたとき、第８図
Ｂに示すように出力データの絶対値を正あるいは
負の最大値に固定するよう動作する回路であり、
その具体的な構成例を第９図に示す。
第９図において、指数部補正回路８５は、入力
ビツトL0〜L3に対応した２入力ANDゲート８５
０〜８５３と２入力ORゲート８６０〜８６３か
らなり、各ビツト信号はこれらのゲートを介して
累算器１６ｘ側に出力される。指数部データのサ
インビツトL3が入力されるANDゲート８５３の
他方の入力端子には、インクリメント回路８３か
ら出力されるオーバーフロー検出信号EOVFの反
転信号が入力され、ORゲート８６３の他方の入
力端子には引算回路７８からのアンダーフロー検
出信号UNFが入力されている。また、データビ
ツトL0〜L2の入力されるANDゲート８５０〜８
５２のそれぞれの他方の入力端子には信号UNF
の反転信号が入力され、ORゲート８６０〜８６
２の他方の入力端子には信号EOVFが入力されて
いる。信号EOVFとUNFとは同時に“１”には
なり得ないため、指数部補正回路８５の出力は、
信号EOVFが“１”のとき〔0111〕＝＋７となつ
て指数部を最大値にする。また、信号UNFが
“１”のときは〔1000〕＝−８となり、前述のθ＝
θ２のときの指数値を満足する。
一方、仮数部補正回路８７は、サインビツト
L19をそのまま出力し、データビツトL4〜L18をそ
れぞれ２入力ORゲート８７１〜８７Ｎ、２入力
ANDゲート８８１〜８８Ｎを介して出力するよ
うになつている。各ORゲートの他方の入力には
制御回路８９のANDゲート８９１の出力が与え
られ、各ANDゲートの他方の入力端子には制御
回路８９のNANDゲート８９２の出力が与えられ
ている。信号EOVFが“１”のとき、仮数部デー
タが正の値、すなわちサインビツトL19が“０”
ならばANDゲート８９１とNANDゲート８９２
の出力が共に“１”となり補正回路８７の出力は
正の最大値〔0111…11〕となる。また、サインビ
ツトL19が“１”ならば、NANDゲート８９２の
出力が“０”となるため、補正回路８７の出力は
負の最大値〔1000…00〕となる。信号EOVFが
“０”のとき、これらの補正回路８５，８６は入
力データＬE，ＬMをそのままデータL′E，L′Mとし
て出力する。これらの出力データL′E，L′Mは累算
器１６、スイツチ回路１７を介してＡバス２７に
出力され、加減算器１５の選択回路６１に帰還さ
れる。
以上の動作説明から、本発明のデイジタル信号
処理プロセツサでは、乗算器１４と加減算器１５
がそれぞれ浮動小数点演算できることが判る。こ
こで、Ｘバス２１またはＹバス２２から乗算器１
４へのデータ入力および乗算器１４またはＡバス
２７から加減算器（ALU）１５へのデータ入力
は、入力データのビツト数と受取り側回路のデー
タビツト数が一致しているため、第１０図Ａ，Ｂ
に示す如く、データ間でのビツト位置の変更はな
い。しかしながら、Ｘバス２５、Ｙバス２６、Ｄ
バス２０からの16ビツトデータを加減算器１５に
取り込む場合には、仮数部データのビツト数が合
わないため、加減算器の入力選択回路６０，６１
において第１０図Ｃに示す如く、仮数部入力デー
タＭの下位に４ビツトに“０”を追加する操作を
必要とする。また、累算器（ACC）１６に得ら
れた20ビツトの加減算器出力を16ビツトのＤバス
２０に出力する際には、スイツチ回路１７におい
て第１０図Ｄに示す如く、仮数部Ｍの下位４ビツ
トのデータを捨て、指数部４ビツト、仮数部12ビ
ツトのデータに変換する操作を必要とする。
本発明のデイジタル信号処理プロセツサでは、
上述したデータの変換動作を行なう入力選択回路
６０，６１および出力スイツチ回路１７を更に工
夫し、プログラムの指定によりプロセツサが固定
小数点演算も実行できるようにしている。
固定小数点データＸ，Ｙの乗算は乗算器１４内
の仮数部データ乗算回路５７において行なわれ
る。この場合は第１１図Ａに示す如く、16ビツト
の入力データＸ，Ｙのうち仮数部入力レジスタ５
３，５４に入る上位12ビツトが有効データとして
扱われる。一方、固定小数点データの加減算の際
には、プログラムでの指定により加減算器１５内
のシフト回路６９，７６のシフト動作を停止さ
せ、この状態で得られた仮数部の演算結果を利用
する。シフト回路６９の動作停止は、固定小数点
データの演算命令が第４図Ａのデータ線Ｅに数値
「０」のデータを与え、選択回路７０が上記デー
タ線Ｅからの入力を選択するように制御信号S7を
発生するようにすればよい。シフト回路７６の動
作停止は、第４図Ｂのデータ線Ｆに数値「０」の
データを与え、選択回路８２が上記データ線Ｆか
らの入力を選択するよう制御信号S9を発生するよ
うにすればよい。
上記固定小数点データの加減算において、乗算
器１４またはＡバスから加減算器１５へのデータ
入力は、第１１図Ｂに示す如く、仮数部の16ビツ
トのデータを浮動小数点演算の場合と同様に送り
込めばよい。Ｘバス、Ｙバス、Ｄバスからのデー
タ入力は、第１１図Ｃの如く、全ビツトを仮数部
に入れ、累算器（ACC）に得られた仮数部デー
タは、第１１図Ｄに示す如く、全ビツトをＤバス
２０に出力させる。
第１２図は上述したビツト変換機能を備えた加
減算器の入力選択回路６０の具体例を示す。この
回路図で、P0〜P19、Y0〜Y15、D0〜D15はそれぞ
れＰバス２４、Ｙバス２６、Ｄバス２０からの入
力データの各ビツトを示し、これらのうち、デー
タＰの指数部P0〜P3はスイツチ６０１に入力さ
れ、スイツチ６０１の４つの出力端子はスイツチ
６０３の端子C0〜C3に接続される。データＹ，
Ｄの各ビツトとデータＰの仮数部のビツトP4〜
P19はスイツチ６０２に入力され、スイツチ６０
２の上位12ビツトの出力端子はデータβの上位ビ
ツトの出力線β８〜β19に接続され、下位４ビツ
トの出力端子はスイツチ６０３の端子C4〜C7お
よびスイツチ６０１の他方の入力端子に接続され
ている。スイツチ６０３はデータタβの下位ビツ
トの出力線β０〜β８に接続される８個の出力端
子と、状態“０”を与える４個の端子６０４を備
えている。６０５はプログラムの命令語に応じて
制御回路４から与えられる制御信号S1，S3に基づ
いて、スイツチ６０１，６０２，６０３の駆動信
号６０Ａ，６０Ｂ，６０Ｃを発生する論理回路で
ある。
制御信号S1で選択すべきデータが指示される
と、信号６０Ａ，６０Ｂによつてスイツチ６０
１，６０２が動作し、データＰ，Ｙ，Ｄのいずれ
かが、選択される。このとき、制御信号S3が浮動
小数点演算を指示していれば、スイツチ６０３
は、出力線β０〜β３を端子C0〜C3に、出力線
β４〜β７を端子C4〜C7（入力データＰが選択
されている場合）または端子６０４（入力データ
ＹまたはＤが選択されている場合）に接続するよ
う動作する。もし制御信号S2が固定小数点演算を
指示していれば、入力データに関係なく出力線β
０〜β３が端子６０４に、β４〜β７が端子C4
〜C7に接続される。
第１３図はもう１つの入力選択回路６１の具体
的な回路構成を示す。この回路は、入力がＡバス
とＸバスの２種類となつている点を除いて第１２
図と同様であり、説明は省略する。
第１４図は、累算器１６に接続されるスイツチ
回路１７の具体的な回路構成を示す。この回路に
おいて、累算器からの20ビツトの出力G0〜G19は
スイツチ１７１の入力端子入力される。スイツチ
１７１は、データバス２０の各信号線D0〜D15と
接続された16個の出力端子を有し、入力端子と出
力端子との接続は論理回路１７２の出力信号１７
Ａ，１７Ｂで制御される。プログラムの命令によ
る制御信号S3が浮動小数点演算を示す場合、スイ
ツチ１７１は信号１７Ｂに制御されて出力側の下
位４ビツトの信号線D0〜D3を入力信号線G0〜G3
と接続し、固定小数点演算の場合にはD0〜D3を
G4〜G7に接続する。信号１７Ａはデータバス２
０への上位ビツトデータの出力を制御する。
本発明の信号処理プロセツサによれば、上述し
た固定小数点データあるいは浮動小数点データの
演算を行なえるだけでなく、浮動小数点形式で得
られた演算結果をプログラムの命令により固定小
数点形式のデータに変換したり、その逆に固定小
数点形式で与えられたデータを浮動小数点形式の
データに変換して演算を行なうこともできる。こ
の機能は、信号処理プロセツサがデータバス２０
と入出力インタフエース３０〜３３を介して外部
装置とデータをやりとりする際に極めて好都合で
ある。何如なら、信号処理プロセツサと接続され
る外部装置の多くは固定小数点表示形式でデータ
を扱つており、もし上記信号処理プロセツサの浮
動小数点演算結果がそのまま出力されるとすれ
ば、プロセツサの外部にデータ形式を変換するた
めの特殊な装置を必要とすることになるからであ
る。
浮動小数点表示から固定小数点表示への変換
（以下、FLFXと言う）は次のようにして行なわ
れる。
先ず、累算器１６に得られる浮動小数点表示の
データを Ａ＝αM・２〓E としたとき、指数部がαM＜βEの関係を満足し、
仮数部がβM＝０の値をもつデータy1＝βM・２〓
Ｅをデータメモリ５あるいは６の特定のアドレス
に格納しておく。このアドレスはFLFXの命令語
のアドレス部と対応させておく。また、この命令
語を実行したとき、選択回路８が上記メモリから
読出されたデータy1をＹバス２２に出力し、選択
回路６０が上記Ｙバスからの入力を選択し、選択
回路６１がＡバス２７からの入力を選択し、選択
回路８２が入力データＦ（＝「０」を選択し、出
力スイツチ１７が入力信号G4〜G19をデータバス
２０に接続動作するよう、各種制御信号を発生さ
せる。
このようにしておくと、FLFXの命令を実行し
た時２つの浮動小数点データＡとy1との間で演算
が行なわれ、累算器１６には、 Ｚ＝Ａ＋y1 ＝〔０＋αM・２-(〓E―〓E)〕・２〓E ……(6) の演算結果が得られる。このデータは２〓Eを指
数部の基準値として正規化してあり、データバス
２０に出力される仮数部のデータαM・２-(〓E―
〓Ｅ）を固定小数点データとして取り扱うことがで
きる。
通常、内部演算結果Ａに対してβEの最適値を
正確に知ることはできないので、βEの値は若干
大きめに選んでおく方がよい。しかし、βEの値
をあまり大きくすると、固定小数データの精度が
低くなることに注意する必要がある。上記FLFX
の実行の際、予めメモリに格納された変換用デー
タy1の指数部βEよりも演算結果Ｚの指数部αEの
方が大きくなつた場合は、式(6)の仮数部オーバー
フローを生ずる。この場合、前述した出力補正回
路８０の動作によつて、固定小数点データの絶対
値を正あるいは負の最大値に固定させることがで
きる。
一方、外部から与えられた固定小数点表示のデ
ータを内部で浮動小数点表示のデータに変換する
動作は次のようにして行なえる。先ず、入力レジ
スタ３１に入力された固定小数点データを累算器
１６に転送する命令を実行する。この命令では、
データバス２０を介して選択回路６０に与えられ
た16ビツトの固定小数点表示データＤを、上記選
択回路６０の動作により仮数部βMにビツト位置
変換し、選択回路６７、シフト回路６９、ラツチ
回路７２、加算器７５、シフト回路７６、補正回
路８７を介して累算器１６の仮数部１６Mに入力
させる。この場合、シフト回路６９，７６、加算
器７５はそれぞれ入力データを素通りさせるよう
制御される。
次に固定小数点表示から浮動小数点表示に変換
（以下、FXFLと言う）する命令を実行する。こ
の命令実行時には、選択回路６１はＡバス２７か
ら与えられる累算器出力、すなわち上記した固定
小数点データＡを出力αM，αEとして選択する。
また、選択回路６０は、FXFL命令のアドレス部
で指定されてメモリ５あるいは６からＹバス２６
に読出される変換用データy2を出力βM、βEとし
て選択する。この変換用データy2は、例えば仮数
部βMが零であり指数部βEが値〔＋７〜−８〕の
範囲から選定されて或る基準値を持つている。他
の命令実行時と異なり、FXFL命令実行時には選
択回路６２が入力βEを選択するよう制御信号S4
を発生させ、比較回路６３の２つの入力を共にβ
Eとする。この場合仮数部の選択回路６７は入力
αMを、選択回路６８は入力βMをそれぞれ選択す
るようにし、指数部の選択回路６５には入力βE
を選択させる。また、制御信号S7により選択回路
７０に入力データＥ＝「０」を選択させ、右方向
のシフト回路６９のデータシフト動作を抑える。
上記制御動作により、ラツチ回路７１，７２，
７３の出力はγ＝βE、ｅA＝αM、ｅB＝０とな
る。データｅAとｅBは加算器７５に入力されその
加算結果ＵM（＝αM）は零検出回路７９と左方向
のシフト回路７６の動作のもとに小数点位置がθ
１ビツト移動し、結果として Ｚ＝〔αM・２〓1〕・２(〓E―〓1) ……(7) で表わされるデータが累算器１６に得られる。こ
の式は、固定小数点表示のデータＡ＝αMが指数
βEを基準に正規化され、浮動小数点表示された
ことを意味している。従つて、命令FXFLで累数
器１６に得られた上記データを用いれば、以後の
演算を浮動小数点形式で行なうことができる。
尚、この実施例では入力レジスタ３１のデータ
を１旦累算器１６にセツトした後、FXFL命令を
実行したが、固定小数点の入力データと変換用デ
ータy2をＸバス２５とＤバス２０を利用して加減
算器１５に入力することにより、１つの命令で浮
動小数点表示へのデータ変換を行なえるよう設計
することもできる。
本発明のデイジタル信号処理プロセツサは上述
したように固定小数点、浮動小数点の両形式のデ
ータを取扱え、しかも浮動小数点表示データの正
規化の際に指数部にアンダフローを生じた時、指
数値を最小値に固定した正規化操作が行なえるた
め、内部演算データの数値が大きい場合には浮動
小数点演算形式、小さい場合は固定小数点演算形
式に自動的に演算方式を切り換えることができ、
極めて広いダイナミツクレンジを得ることができ
る。
すなわち、実施例装置の如く加減算器の内部デ
ータが仮数部16ビツト、指数部４ビツトからなる
場合、２の補数表示で指数部γは〔＋７〜−８〕
の範囲の数値を取り扱える。全ての演算を浮動小
数点形式で処理すると、ダイナミツクレンジは第
１５図に斜線を施こして示した2-8〜27となり、
これはビツト数に換算すると15ビツト分に相当す
る。本発明によれば、演算データの仮数部に対す
る正期化ビツト数θが（γ―θ）＜−８の範囲に
あるとき、正規化後の指数ＬEを−８に固定する
ことによつて、固定小数点演算に切換れるように
なつている。このため、第１５図に示す如く、ダ
イナミツクレンジは全体で31ビツトとなり、固
定、浮動の一方のみを用いる場合に比較して取り
扱える数値の範囲が著しく広がる。
デイジタル信号処理プロセツサの実際の応用に
おいては、例えば次式で示す如く、ｍ回の積和演
算を繰り返して実行する場合が多い。
このような演算の場合、本発明のプロセツサに
よれば、乗算と加減算動作を並列的に進行させる
パイプライン制御によつて、データ処理効率を向
上させ、変速度での演算が可能となる。
第１６図は並列動作の１例を示すタイムチヤー
トであり命令サイクル２０１で先行フエツチされ
た命令Ａにより、次のサイクル２０２でデータメ
モリからデータを読出し、乗算器により演算を行
なう。命令サイクル２０３では乗算結果と累算器
のデータ（Ａバス出力）との加減算が実行され、
演算結果はサイクル２０４で累算器に出力され
る。これら、４つのステツプの動作は１ステツプ
ずつずれて各命令サイクルで繰り返され、所定回
数ｍの積和演算が完了したとき、命令Ｆにより演
算結果Ｔがデータバス２０に出力され、データメ
モリ５あるいは外部回路に送られる。
上記パイプライン制御によるプロセツサの並列
動作は乗算器１４と加減算器１５とを直列的に接
続したこと、乗算と加減算の各動作所要時間がバ
ランスする位置にデータを１時的に保持するレジ
スタ（第４図ではラツチ回路７１〜７２がこれに
相当する）を配置したことにより可能となつてい
る。
第１７図は上記デイジタル信号処理プロセツサ
の応用例を示す。ここでは、プロセツサ１００を
Ａ／Ｄ変換器３００とＤ／Ａ変換器３０１を介し
てアナログ回線に接続し、デイジタルフイルタと
して機能させる場合を示している。
第１８図は、デイジタル信号処理プロセツサ１
００を他のデータ処理装置１０１、例えば日立製
作所のマイクロコンピユータMCS6800と組み合
せ、端子D0〜D7を介してデータの受授を行な
い、データの処理を２つの装置で分担できるよう
にしたシステム構成を示す。このシステム構成は
信号処理プロセツサ１００を通信回線のモデム、
あるいはエコーキヤンセラー等に適用する場合に
適している。
【図面の簡単な説明】
第１図は本発明によるデイジタル信号処理プロ
セツサの全体構成の１例を示すブロツク図、第２
図は乗算器１４の詳細な構成を示す図、第３図
Ａ，Ｂはそれぞれ入力データと加減算器１５の内
部演算データのビツト形式を説明するための図、
第４図ＡとＢは加減算器１５の詳細な構成を示す
図、第５図Ａ，Ｂおよび第６図Ａ，Ｂはシフト回
路７６の動作を説明するための図、第７図はシフ
ト回路７６の１実施例を示す回路図、第８図Ａ，
Ｂはデータオーバフローについての説明図、第９
図は出力補正回路の１部要素８５，８７，８９の
具体的な回路構成を示す図、第１０図Ａ〜Ｄは上
記信号処理プロセツサ各部における浮動小数点デ
ータの変化の様子を示す図、第１１図Ａ〜Ｄは固
定小数点データの変化の様子を示す図、第１２図
は入力選択回路６０の具体的な回路構成を示す
図、第１３図は入力選択回路６１の具体的な回路
構成を示す図、第１４図は出力スイツチ回路１７
の具体的な回路構成を示す図、第１５図は本発明
によるデイジタル信号処理プロセツサのダイナミ
ツクレンジを示す図、第１６図は上記プロセツサ
の動作の特徴を説明するためのタイムチヤート、
第１７図および第１８図はそれぞれ上記信号処理
プロセツサの代表的な使用形態を示す図である。

Claims (1)

  1. 【特許請求の範囲】 １ 外部装置とのデータ入出力のためのインター
    フエイス手段と、上記インターフエイス手段に接
    続された所定ビツト数の第１のデータバスと、上
    記データバスに接続された少なくとも１つのデー
    タ記憶手段と、上記データ記憶手段からのデータ
    が読出される少なくとも１つの第２のデータバス
    と、上記第１、第２のデータバスと接続され、入
    力された１対のデータの指数表示部同士を加算
    し、仮数表示部同士を掛算して上記第１データバ
    スより大きいビツト数をもつ演算結果を出力する
    浮動小数点乗算手段と、上記乗算手段の出力を含
    む複数の入力データのうちから１対のデータを選
    択する入力選択部を含み、該１対のデータ間に加
    減算を施す浮動小数点加減算手段と、上記加減算
    手段から出力される上記第１のデータバスより大
    きいビツト数のデータを保持するための累算手段
    と、上記累算手段の出力を上記加減算手段の入力
    選択部に供給するための上記第１のデータバスよ
    り大きいビツト数の第３のデータバスと、上記累
    算手段と上記第１のデータバスとの間に接続さ
    れ、上記累算手段の出力データのビツト数を減少
    させて上記第１のデータバスに供給するスイツチ
    ング手段と、プログラム命令に従つて上記各手段
    の動作を制御する制御手段とを備えたことを特徴
    とするデイジタル信号処理プロセツサ。 ２ 前記第２のデータバスが前記加減算手段の入
    力選択部に接続されたことを特徴とする第１項記
    載のデイジタル信号処理プロセツサ。 ３ 前記加減算手段の入力選択部が、前記第２の
    データバスを介して入力される所定ビツト数の浮
    動小数点データを前記乗算手段の出力データと同
    じビツト数の浮動小数点データに変換して出力す
    るデータ変換手段を含むことを特徴とする第２項
    記載のデイジタル信号処理プロセツサ。 ４ 前記加減算手段の入力選択部からの出力が前
    記乗算手段の演算結果と同じビツト数の指数部と
    仮数部からなり、上記入力選択部が前記第２デー
    タバスから入力される固定小数点データを選択し
    たとき、前記データ変換手段が上記入力データを
    上記指数部に出力するよう動作することを特徴と
    する第３項記載のデイジタル信号処理プロセツ
    サ。 ５ 前記加減算手段が、前記入力選択部によつて
    選択された１対のデータの指数部同士を減算する
    第１手段と、上記指数部の差に応じて上記データ
    の仮数部の一方をシフトさせ他方の仮数部と加減
    算する第２手段と、上記仮数部および指数部の値
    を正規化して出力する第３手段とからなることを
    特徴とする第１項〜第４項のいずれかに記載のデ
    イジタル信号処理プロセツサ。 ６ 前記第２手段が、前記入力選択部から出力さ
    れる仮数部データの一方をプログラム命令に応じ
    て符号反転させるネゲート回路と、シフト回路
    と、上記シフト回路の出力を第１入力端子に受け
    る加算器と、上記入力選択部から出力される他方
    の仮数部データと上記ネゲート回路の出力データ
    のいずれか一方を上記シフト回路に供給し、他方
    を上記加算器の第２入力端子に供給する選択回路
    とからなり、減算演算が上記加算器において実行
    されるようにしたことを特徴とする第５項記載の
    デイジタル信号処理プロセツサ。 ７ 前記第３手段が、前記第２手段から出力され
    る仮数部の演算結果から正規化のためにシフトす
    べきビツト数を検出する回路と、上記第２手段の
    出力を上記検出回路の出力に応じてシフトさせる
    シフト回路と、前記第１手段から出力される指数
    部のデータを上記検出回路の出力に応じて修正す
    る回路と、上記修正回路における指数部の修正値
    が所定値を越えたとき、上記シフト回路のシフト
    ビツト数を制限して上記指数部の値を上記所定値
    に一致させる手段とを備えたことを特徴とする第
    ５項または第６項に記載のデイジタル信号処理プ
    ロセツサ。 ８ 前記加減算手段が、演算結果にオーバーフロ
    ーを生じたとき前記第３手段の出力に代えて正ま
    たは負の最大値データを出力する第４手段を備え
    たことを特徴とする第５項〜第７項のいずれかに
    記載のデイジタル信号処理プロセツサ。 ９ 前記加減算手段が、前記制御手段から与えら
    れる特定の制御信号に応答して前記第３手段の正
    規化動作を抑制する第５手段を有し、前記データ
    記憶手段が指数部に基準値、仮数部に零の値をも
    つ変換用データを記憶するための第１領域を有
    し、上記記憶手段から読出された上記変換用デー
    タと前記累算手段の出力データとが上記加減算手
    段に入力されたとき上記第５手段が動作し、これ
    によつて上記累算手段から供給された浮動小数点
    データが上記変換用のデータの指数部を基準値と
    して正規化され、前記スイツチ手段を介して前記
    第１のデータバスに固定小数点データとして出力
    されるようにしたことを特徴とする第５項〜第８
    項のいずれかに記載されたデイジタル信号処理プ
    ロセツサ。 １０ 前記加減算手段が前記制御手段から与えら
    れる特定の制御信号に応答して前記第２手段によ
    る仮数部データのシフト動作を抑制する第６手段
    を有し、前記データ記憶手段が指数部に基準値、
    仮数部に零の値をもつ変換用データを記憶するた
    めの第２領域を有し、上記第２領域から読出され
    た上記変換用データが固定小数点データと共に上
    記加減算手段に入力されたとき上記第６手段が動
    作し、これによつて上記固定小数点データが上記
    変換用データの指数部を基準値として正規化さ
    れ、前記累算手段に浮動小数点データとして出力
    されるようにしたことを特徴とする第５項〜第９
    項のいずれかに記載されたデイジタル信号処理プ
    ロセツサ。 １１ 前記インタフエース手段が、前記第１デー
    タバス上の複数ビツトのデータを複数の第１の外
    部端子に並列的に出力するための第１のレジスタ
    と、上記第１の外部端子から入力される複数ビツ
    トのデータを上記第１のデータバスに並列的に取
    り込むための第２のレジスタと、上記第１のデー
    タバス上の複数ビツトのデータを第２の外部端子
    に直列的に出力するための第３のレジスタと、第
    ３の外部端子から直列的に入力される複数ビツト
    のデータを上記第１のデータバスに並列的に取り
    込むための第４のレジスタとを含むことを特徴と
    する第１項〜第１０項のいずれかに記載のデイジ
    タル信号処理プロセツサ。
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