JPH0465426B2 - - Google Patents
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- JPH0465426B2 JPH0465426B2 JP59279655A JP27965584A JPH0465426B2 JP H0465426 B2 JPH0465426 B2 JP H0465426B2 JP 59279655 A JP59279655 A JP 59279655A JP 27965584 A JP27965584 A JP 27965584A JP H0465426 B2 JPH0465426 B2 JP H0465426B2
- Authority
- JP
- Japan
- Prior art keywords
- vector
- data
- register
- instruction code
- stored
- Prior art date
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- Expired - Lifetime
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- 239000013598 vector Substances 0.000 claims description 117
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、大形行列計算などを高速に処理する
ベクトル処理装置に関する。
ベクトル処理装置に関する。
ベクトル処理装置は、科学技術計算に頻繁に現
われる大形行列計算などを高速に処理するのに用
いられる。例えば、ベクトル処理装置では、次の
FORTRAN文で示すような処理を高速にベクト
ル処理することができる。
われる大形行列計算などを高速に処理するのに用
いられる。例えば、ベクトル処理装置では、次の
FORTRAN文で示すような処理を高速にベクト
ル処理することができる。
DO 10 ｉ＝１，Ｎ
Ａ（ｉ）＝Ｂ（ｉ）＋Ｃ（ｉ）
10 CONTiNUE
すなわち、（Ｂ（ｉ），ｉ＝１，Ｎ）をベクトル
Ｂ、（Ｃ（ｉ），ｉ＝１，Ｎ）をベクトルＣとし、
各ベクトル要素（Ｂ（ｉ），Ｃ（ｉ）等）ごとに両
者を加算し、結果をベクトルＡ（Ａ（ｉ），ｉ＝１，
Ｎ）として格納する。このようにベクトル要素間
の演算を、ベクトル処理装置はベクトル処理手法
を用いて高速に処理することができる。
Ｂ、（Ｃ（ｉ），ｉ＝１，Ｎ）をベクトルＣとし、
各ベクトル要素（Ｂ（ｉ），Ｃ（ｉ）等）ごとに両
者を加算し、結果をベクトルＡ（Ａ（ｉ），ｉ＝１，
Ｎ）として格納する。このようにベクトル要素間
の演算を、ベクトル処理装置はベクトル処理手法
を用いて高速に処理することができる。
ところで、前述のFORTRAN文を次に示すよ
うな処理に変更したいとする。
うな処理に変更したいとする。
DO 10 ｉ＝１，Ｎ−20
Ａ（ｉ）＝Ｂ（ｉ）＋Ｃ（ｉ）
10 CONTiNUE
DO 20 ｉ＝１，20
Ｊ＝ｉ＋Ｎ−20
Ａ（Ｊ）＝Ｂ（Ｊ）−Ｃ（Ｊ）
20 CONTiNUE
第２図はこの処理を示したものであり、ベクト
ルＢの要素Ｂ（１）〜Ｂ（Ｎ−20）とベクトルＣの
要素Ｃ（１）〜Ｃ（Ｎ−20）は各要素ごとに加算
し、ベクトルＢの要素Ｂ（Ｎ−19）〜Ｂ（Ｎ）とベ
クトルＣの要素Ｃ（Ｎ−19）〜Ｃ（Ｎ）は各要素ご
とに減算し、結果をベクトルＡとして格納する。
この場合、従来のベクトル処理装置では、１回の
ベクトル処理で１種類の演算子（加算とか減算な
ど）しか指定することができないため、２回のベ
クトル処理を必要とし、高速化の隘路になつてい
た。なお、このようなベクトル処理装置について
は、例えば「日立評論」Vol.65，No.８，PP13〜
18，1983に小高俊彦、長島重夫他により“スーパ
ーコンピユータHITACS−810 アレイプロセツ
サシステム”と題して照介されている。
ルＢの要素Ｂ（１）〜Ｂ（Ｎ−20）とベクトルＣの
要素Ｃ（１）〜Ｃ（Ｎ−20）は各要素ごとに加算
し、ベクトルＢの要素Ｂ（Ｎ−19）〜Ｂ（Ｎ）とベ
クトルＣの要素Ｃ（Ｎ−19）〜Ｃ（Ｎ）は各要素ご
とに減算し、結果をベクトルＡとして格納する。
この場合、従来のベクトル処理装置では、１回の
ベクトル処理で１種類の演算子（加算とか減算な
ど）しか指定することができないため、２回のベ
クトル処理を必要とし、高速化の隘路になつてい
た。なお、このようなベクトル処理装置について
は、例えば「日立評論」Vol.65，No.８，PP13〜
18，1983に小高俊彦、長島重夫他により“スーパ
ーコンピユータHITACS−810 アレイプロセツ
サシステム”と題して照介されている。
本発明の目的は、ベクトル処理装置において、
１回のベクトル処理で複数種類の演算を処理し、
従来に比べてベクトル処理をさらに高速化するこ
とにある。
１回のベクトル処理で複数種類の演算を処理し、
従来に比べてベクトル処理をさらに高速化するこ
とにある。
本発明は、第１ベクトルレジスタに格納された
第１のデータベクトルと第２ベクトルレジスタに
格納された第２のデータベクトルを各ベクトル要
素ごとに演算するベクトル処理装置において、少
なくとも一方のベクトルレジスタのデータベクト
ルについて、その各ベクトル要素ごとに、演算の
種類を指定するための命令コードを付加して格納
し、該付加した命令コードを参照しながら、第１
および第２のデータベクトルの各ベクトル要素ご
とに論理演算、四則演算、比較演算などを実行し
ていくことを特徴とする。
第１のデータベクトルと第２ベクトルレジスタに
格納された第２のデータベクトルを各ベクトル要
素ごとに演算するベクトル処理装置において、少
なくとも一方のベクトルレジスタのデータベクト
ルについて、その各ベクトル要素ごとに、演算の
種類を指定するための命令コードを付加して格納
し、該付加した命令コードを参照しながら、第１
および第２のデータベクトルの各ベクトル要素ご
とに論理演算、四則演算、比較演算などを実行し
ていくことを特徴とする。
〔発明の実施例〕
第１図は、第２図に示した処理を本発明で実現
する場合の概念図である。即ち、ベクトルＢの各
要素ごとに、その演算の種類を指定するための命
令コードを付加する。第１図の例では、ベクトル
Ｂ中の要素Ｂ（１）〜Ｂ（Ｎ−20）については、そ
れぞれの命令コードを加算「＋」とし、要素Ｂ
（Ｎ−19）〜Ｂ（Ｎ）ついては、それぞれの命令コ
ードを減算「−」とする。演算回路は、ベクトル
ＢとベクトルＣのデータベクトルを各要素ごとに
演算する場合、ベクトルＢの各要素に付加された
命令コードを参照して、ベクトルＢの要素Ｂ（１）
〜Ｂ（Ｎ−20）とベクトルＣの要素Ｃ（１）〜Ｃ
（Ｎ−20）についてはそれぞれ加算を実行し、ベ
クトルＢの要素Ｂ（Ｎ−19）〜Ｂ（Ｎ）とベクトル
Ｃの要素Ｃ（Ｎ−19）〜Ｃ（Ｎ）についてはそれぞ
れ減算を実行する。演算回路での演算結果はベク
トルＡ（結果ベクトル）として格納されるが、そ
のうち、要素Ａ（１）からＡ（Ｎ−20）は加算結果
を示し、要素Ａ（Ｎ−19）〜Ａ（Ｎ）は減算結果を
示している。このように、第２図に示したような
処理が１回のベクトル処理で実現される。なお、
第１図では命令コードをベクトルＢの各要素に付
加するとしたが、ベクトルＣの各要素に付加して
も、同様の処理が得られる。
する場合の概念図である。即ち、ベクトルＢの各
要素ごとに、その演算の種類を指定するための命
令コードを付加する。第１図の例では、ベクトル
Ｂ中の要素Ｂ（１）〜Ｂ（Ｎ−20）については、そ
れぞれの命令コードを加算「＋」とし、要素Ｂ
（Ｎ−19）〜Ｂ（Ｎ）ついては、それぞれの命令コ
ードを減算「−」とする。演算回路は、ベクトル
ＢとベクトルＣのデータベクトルを各要素ごとに
演算する場合、ベクトルＢの各要素に付加された
命令コードを参照して、ベクトルＢの要素Ｂ（１）
〜Ｂ（Ｎ−20）とベクトルＣの要素Ｃ（１）〜Ｃ
（Ｎ−20）についてはそれぞれ加算を実行し、ベ
クトルＢの要素Ｂ（Ｎ−19）〜Ｂ（Ｎ）とベクトル
Ｃの要素Ｃ（Ｎ−19）〜Ｃ（Ｎ）についてはそれぞ
れ減算を実行する。演算回路での演算結果はベク
トルＡ（結果ベクトル）として格納されるが、そ
のうち、要素Ａ（１）からＡ（Ｎ−20）は加算結果
を示し、要素Ａ（Ｎ−19）〜Ａ（Ｎ）は減算結果を
示している。このように、第２図に示したような
処理が１回のベクトル処理で実現される。なお、
第１図では命令コードをベクトルＢの各要素に付
加するとしたが、ベクトルＣの各要素に付加して
も、同様の処理が得られる。
第３図は本発明の一実施例のブロツク図を示
す。第３図において、命令レジスタ１１は４つの
フイールドに分割される。OP1フイールドは命令
コードを示し、線１０１によつて演算制御ユニツ
ト１０に送られ、命令の実行を制御する。ｉフイ
ールドは、結果ベクトルを格納するベクトルレジ
スタ番号を指定し、線１０２よつて分配器１２に
入力され、該分配器内にて、線１１０から入力さ
れる結果ベクトルを、ベクトルレジスタ１３−１
〜１３ｎのいずれのレジスタに格納するかの制御
に利用する。ｊフイールドは、後述のOP2フイー
ルドと、一方のデータベクトルが格納されている
ベクトルレジスタ番号を指定し、線１０３によつ
てセレクタ１４に入力され、ベクトルレジスタ１
３−１〜１３−ｎの中のいずれのレジスタを選択
するかの制御に使用する。セレクタ１４で選択さ
れた内容は、線１０５にのせられる。ｋフイール
ドは、他方のデータベクトルが格納されているベ
クトルレジスタ番号を指定し、線１０４によつて
セレクタ１５に入力され、ベクトルレジスタ１３
−１〜１３−ｎの中のいずれのレジスタを選択す
るかの制御に使用する。セレクタ１５で選択され
た内容は、線１０６にのせられる。レジスタ１６
は、演算の種類を示すOP2フイールドとデータベ
クトルの１ベクトル要素（データ１）を保持する
レジスタ、レジスタ１７はデータベクトルの１ベ
クトル要素（データ２）を保持するレジスタであ
る。演算器１８は、入力されたデータベクトルの
１ベクトル要素に対して演算を行う回路である。
線１０７はレジスタ１６の一部であるOP2フイー
ルドをのせるデータ線、線１０８は同じくレジス
タ１７の一部であるデータ１をのせるデータ線、
線１０９はレジスタ１７の一部であるデータ２を
のせるデータ線である。
す。第３図において、命令レジスタ１１は４つの
フイールドに分割される。OP1フイールドは命令
コードを示し、線１０１によつて演算制御ユニツ
ト１０に送られ、命令の実行を制御する。ｉフイ
ールドは、結果ベクトルを格納するベクトルレジ
スタ番号を指定し、線１０２よつて分配器１２に
入力され、該分配器内にて、線１１０から入力さ
れる結果ベクトルを、ベクトルレジスタ１３−１
〜１３ｎのいずれのレジスタに格納するかの制御
に利用する。ｊフイールドは、後述のOP2フイー
ルドと、一方のデータベクトルが格納されている
ベクトルレジスタ番号を指定し、線１０３によつ
てセレクタ１４に入力され、ベクトルレジスタ１
３−１〜１３−ｎの中のいずれのレジスタを選択
するかの制御に使用する。セレクタ１４で選択さ
れた内容は、線１０５にのせられる。ｋフイール
ドは、他方のデータベクトルが格納されているベ
クトルレジスタ番号を指定し、線１０４によつて
セレクタ１５に入力され、ベクトルレジスタ１３
−１〜１３−ｎの中のいずれのレジスタを選択す
るかの制御に使用する。セレクタ１５で選択され
た内容は、線１０６にのせられる。レジスタ１６
は、演算の種類を示すOP2フイールドとデータベ
クトルの１ベクトル要素（データ１）を保持する
レジスタ、レジスタ１７はデータベクトルの１ベ
クトル要素（データ２）を保持するレジスタであ
る。演算器１８は、入力されたデータベクトルの
１ベクトル要素に対して演算を行う回路である。
線１０７はレジスタ１６の一部であるOP2フイー
ルドをのせるデータ線、線１０８は同じくレジス
タ１７の一部であるデータ１をのせるデータ線、
線１０９はレジスタ１７の一部であるデータ２を
のせるデータ線である。
次に、第３図の動作を説明する。本動作に先立
ち、ベクトルロード（VLD）命令によつて、ベ
クトルレジスタ１３−１〜１３−ｎの中の１つの
ベクトルレジスタには、OP2フイールドとデータ
１のベクトル要素群が主記憶装置からロードさ
れ、他のベクトルレジスタには、データ２のベク
トル要素群が同じく主記憶装置からロードされて
いるとする。この場合、OP2フイールドの命令コ
ード群は、データ１のベクトル要素群やデータ２
のベクトル要素群と同様に主記憶装置上に用意し
ておき、データ１のベクトル要素群を読み出す
時、OP2命令コード群を一緒に読み出してデータ
１のベクトル要素群と要素ごとにマージし、ベク
トルレジスタ１３−１〜１３−ｎの中の該当ベク
トルレジスタにロードすればよい。
ち、ベクトルロード（VLD）命令によつて、ベ
クトルレジスタ１３−１〜１３−ｎの中の１つの
ベクトルレジスタには、OP2フイールドとデータ
１のベクトル要素群が主記憶装置からロードさ
れ、他のベクトルレジスタには、データ２のベク
トル要素群が同じく主記憶装置からロードされて
いるとする。この場合、OP2フイールドの命令コ
ード群は、データ１のベクトル要素群やデータ２
のベクトル要素群と同様に主記憶装置上に用意し
ておき、データ１のベクトル要素群を読み出す
時、OP2命令コード群を一緒に読み出してデータ
１のベクトル要素群と要素ごとにマージし、ベク
トルレジスタ１３−１〜１３−ｎの中の該当ベク
トルレジスタにロードすればよい。
さて、命令レジスタ１１に演算動作の実行を指
定する命令が入力されると、そのOP1，ｉ，ｊ，
ｋの各フイールドの内容はそれぞれ演算制御ユニ
ツト１０、分配器１２、セレクタ１４，１５に送
られる。分配器１２、セレクタ１４，１５は、そ
れぞれｉ，ｊ，ｋで指示されたように、分配ルー
トあるいは選択ルートを設定する。次に演算制御
ユニツト１０は、線１１によりベクトルレジスタ
１３−１〜１３−ｎ中の必要なベクトルレジスタ
に、読出し又は書込み指示を送出し、適切なタイ
ミングで、ｊ，ｋで指定されたベクトルレジスタ
から１ベクトル要素ずつ順次読出す制御、および
ｉで指定されたベクトルレジスタへの結果の書込
みを制御する。この動作は、従来のベクトル処理
装置と同様であるので、詳細な説明は省略する。
定する命令が入力されると、そのOP1，ｉ，ｊ，
ｋの各フイールドの内容はそれぞれ演算制御ユニ
ツト１０、分配器１２、セレクタ１４，１５に送
られる。分配器１２、セレクタ１４，１５は、そ
れぞれｉ，ｊ，ｋで指示されたように、分配ルー
トあるいは選択ルートを設定する。次に演算制御
ユニツト１０は、線１１によりベクトルレジスタ
１３−１〜１３−ｎ中の必要なベクトルレジスタ
に、読出し又は書込み指示を送出し、適切なタイ
ミングで、ｊ，ｋで指定されたベクトルレジスタ
から１ベクトル要素ずつ順次読出す制御、および
ｉで指定されたベクトルレジスタへの結果の書込
みを制御する。この動作は、従来のベクトル処理
装置と同様であるので、詳細な説明は省略する。
レジスタ１６にOP2フイールドとデータ１の１
ベクトル要素がセツトされ、レジスタ１７にデー
タ２の１ベクトル要素がセツトされると、レジス
タ１６のデータ１とレジスタ１７のデータ２がそ
れぞれ線１０８，１０９により演算器１８に入力
されると同時に、レジスタ１６から抽出された
OP2フイールドの命令コードが線１０７により同
じく演算器１８に与えられる。演算器１８は、
OP2フイールドの命令コードに従つてデータ１と
データ２の演算を行い、結果を線１１０にのせ
る。線１１０上のデータは、分配器１２に入力さ
れ、ベクトルレジスタ１３−１〜１３−ｎの中の
１つに格納する。この動作をレジスタ１６，１７
にセツトされる各ベクトル要素について繰り返し
行う。
ベクトル要素がセツトされ、レジスタ１７にデー
タ２の１ベクトル要素がセツトされると、レジス
タ１６のデータ１とレジスタ１７のデータ２がそ
れぞれ線１０８，１０９により演算器１８に入力
されると同時に、レジスタ１６から抽出された
OP2フイールドの命令コードが線１０７により同
じく演算器１８に与えられる。演算器１８は、
OP2フイールドの命令コードに従つてデータ１と
データ２の演算を行い、結果を線１１０にのせ
る。線１１０上のデータは、分配器１２に入力さ
れ、ベクトルレジスタ１３−１〜１３−ｎの中の
１つに格納する。この動作をレジスタ１６，１７
にセツトされる各ベクトル要素について繰り返し
行う。
以上、本発明の一実施例について述べたが、例
えばOP2フイールドの命令コードは、第２図で示
した加算、減算の他に、乗算、除算、論理積、論
理値和、排他的論理和などの２項演算子を利用し
てもよい。さらに、等しい／等しくない、あるい
は大小の比較を行うことにも利用できる。その場
合、比較結果をベクトルレジスタに格納すること
になる。
えばOP2フイールドの命令コードは、第２図で示
した加算、減算の他に、乗算、除算、論理積、論
理値和、排他的論理和などの２項演算子を利用し
てもよい。さらに、等しい／等しくない、あるい
は大小の比較を行うことにも利用できる。その場
合、比較結果をベクトルレジスタに格納すること
になる。
また、本実施例では、ベクトルデータはベクト
ルレジスタ中にあるとして説明したが、主記憶装
置上のベクトルデータを直接読み出して同様の処
理を行うことも勿論可能である。この場合には、
結果も主記憶装置に直接格納できる。
ルレジスタ中にあるとして説明したが、主記憶装
置上のベクトルデータを直接読み出して同様の処
理を行うことも勿論可能である。この場合には、
結果も主記憶装置に直接格納できる。
本発明によれば、ベクトルレジスタの各ベクト
ル要素内に演算の種類を指定する命令コードが存
在することにより、従来複数回の演算を必要とし
たベクトル処理を１回のベクトル処理で行うこと
ができ、また、簡単に各ベクトル要素毎の命令コ
ードとデータが同時に得られることにより、ベク
トル処理装置のより以上の高速化が達成される。
ル要素内に演算の種類を指定する命令コードが存
在することにより、従来複数回の演算を必要とし
たベクトル処理を１回のベクトル処理で行うこと
ができ、また、簡単に各ベクトル要素毎の命令コ
ードとデータが同時に得られることにより、ベク
トル処理装置のより以上の高速化が達成される。
第１図は本発明の概念を示す図、第２図は本発
明で対象とする処理の一例を示す図、第３図は本
発明の一実施例を示す図である。 １０……演算制御ユニツト、１１……命令レジ
スタ、１２……分配器、１３−１〜１３ｎ……ベ
クトルレジスタ、１４，１５……セレクタ、１
６，１７……レジスタ、１８……演算器。
明で対象とする処理の一例を示す図、第３図は本
発明の一実施例を示す図である。 １０……演算制御ユニツト、１１……命令レジ
スタ、１２……分配器、１３−１〜１３ｎ……ベ
クトルレジスタ、１４，１５……セレクタ、１
６，１７……レジスタ、１８……演算器。
Claims (1)
- 【特許請求の範囲】 １ 第１ベクトルレジスタに格納された第１のデ
ータベクトルと第２ベクトルレジスタに格納され
た第２のデータベクトルを各ベクトル要素ごとに
演算するベクトル処理装置において、 前記第１ベクトルレジスタと前記第２ベクトル
レジスタに第１および第２のデータベクトルを格
納する際に、前記第１および第２のデータベクト
ルの少なくとも一方のデータベクトルに、その各
ベクトル要素ごとに、当該ベクトル要素の演算の
種類を指定するための命令コードを付加して格納
する手段と、前記第１ベクトルレジスタの第１の
データベクトルと前記第２ベクトルレジスタの第
２のデータベクトルの各ベクトル要素ごとの演算
を、少なくとも一方のベクトルレジスタのデータ
ベクトルの当該ベクトル要素に付加されている命
令コードに従つて行う手段とを有することを特徴
とするベクトル処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59279655A JPS61160176A (ja) | 1984-12-29 | 1984-12-29 | ベクトル処理装置 |
| US06/813,007 US4773006A (en) | 1984-12-29 | 1985-12-24 | Vector operation designator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59279655A JPS61160176A (ja) | 1984-12-29 | 1984-12-29 | ベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61160176A JPS61160176A (ja) | 1986-07-19 |
| JPH0465426B2 true JPH0465426B2 (ja) | 1992-10-20 |
Family
ID=17614005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59279655A Granted JPS61160176A (ja) | 1984-12-29 | 1984-12-29 | ベクトル処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4773006A (ja) |
| JP (1) | JPS61160176A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5274835A (en) * | 1988-12-20 | 1993-12-28 | Matsushita Electric Industrial Co., Ltd. | Merge device using FIFO buffers |
| FR2656710A1 (fr) * | 1989-12-29 | 1991-07-05 | Radiotechnique Compelec | Microcontroleur pour l'execution rapide d'un grand nombre d'operations decomposable en sequence d'operations de meme nature. |
| JP3237858B2 (ja) * | 1991-01-30 | 2001-12-10 | 沖電気工業株式会社 | 演算装置 |
| US5241492A (en) * | 1991-05-06 | 1993-08-31 | Motorola, Inc. | Apparatus for performing multiply and accumulate instructions with reduced power and a method therefor |
| GB2274181B (en) * | 1993-01-09 | 1997-04-02 | Digital Equipment Int | Summation unit |
| JPH07122973A (ja) * | 1993-10-20 | 1995-05-12 | Yamaha Corp | デジタル信号処理回路 |
| US5848286A (en) * | 1994-03-29 | 1998-12-08 | Cray Research, Inc. | Vector word shift by vo shift count in vector supercomputer processor |
| US5473557A (en) * | 1994-06-09 | 1995-12-05 | Motorola, Inc. | Complex arithmetic processor and method |
| JP3693367B2 (ja) * | 1994-07-28 | 2005-09-07 | 富士通株式会社 | 積和演算器 |
| US5864703A (en) * | 1997-10-09 | 1999-01-26 | Mips Technologies, Inc. | Method for providing extended precision in SIMD vector arithmetic operations |
| US7197625B1 (en) | 1997-10-09 | 2007-03-27 | Mips Technologies, Inc. | Alignment and ordering of vector elements for single instruction multiple data processing |
| US5933650A (en) | 1997-10-09 | 1999-08-03 | Mips Technologies, Inc. | Alignment and ordering of vector elements for single instruction multiple data processing |
| US7599981B2 (en) * | 2001-02-21 | 2009-10-06 | Mips Technologies, Inc. | Binary polynomial multiplier |
| US7181484B2 (en) * | 2001-02-21 | 2007-02-20 | Mips Technologies, Inc. | Extended-precision accumulation of multiplier output |
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Citations (2)
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| JPS5697173A (en) * | 1979-12-29 | 1981-08-05 | Fujitsu Ltd | Operation processing system by mask |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3962706A (en) * | 1974-03-29 | 1976-06-08 | Massachusetts Institute Of Technology | Data processing apparatus for highly parallel execution of stored programs |
| US4128880A (en) * | 1976-06-30 | 1978-12-05 | Cray Research, Inc. | Computer vector register processing |
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| US4661900A (en) * | 1983-04-25 | 1987-04-28 | Cray Research, Inc. | Flexible chaining in vector processor with selective use of vector registers as operand and result registers |
-
1984
- 1984-12-29 JP JP59279655A patent/JPS61160176A/ja active Granted
-
1985
- 1985-12-24 US US06/813,007 patent/US4773006A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533280A (en) * | 1978-08-31 | 1980-03-08 | Fujitsu Ltd | Data processing system |
| JPS5697173A (en) * | 1979-12-29 | 1981-08-05 | Fujitsu Ltd | Operation processing system by mask |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61160176A (ja) | 1986-07-19 |
| US4773006A (en) | 1988-09-20 |
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