JP2000077978A

JP2000077978A - ディジタルフィルタ装置

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Publication number: JP2000077978A
Application number: JP10257661A
Authority: JP
Inventors: Miyoshi Ouchi; 美佳大内
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1998-08-28
Filing date: 1998-08-28
Publication date: 2000-03-14

Abstract

(57)【要約】【課題】再設計することなくホストからの設定により
段数の変化に対応させ、且つフィルタ処理中にホストを
解放し他処理の並列実行を可能にしたディジタルフィル
タ装置を提供する。【解決手段】ホスト108 より乗算係数及びデータの設
定が可能で、且つホストへデータを転送可能なホストイ
ンターフェイス112 と、乗算係数及びデータを格納メモ
リ113 ，114 と、乗算係数及びデータに対してフィルタ
処理を実施する演算回路118 と、乗算係数が異なる少な
くとも２段以上のフィルタ演算を順次実行するのを制御
する制御回路115 とを有するディジタルフィルタ装置に
おいて、前記ホストインターフェイスはホストより書き
込み可能なフィルタ段数設定レジスタ123 を備え、前記
制御回路は前記フィルタ段数設定レジスタの内容により
必要な段数の乗算係数及びデータをメモリより読み出し
演算回路へ引き渡す終了判定回路124 と段数カウンタ12
5 とを備えて構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、入力されるサン
プリングデータに対し、係数の異なる少なくとも２段以
上のフィルタ演算を順次実行するディジタルフィルタ装
置に関し、特に、ホストより係数及びデータの設定が可
能で、且つホストへデータを転送可能なホストインター
フェイス手段を有し、係数及びデータ設定以後はホスト
とは独立して演算を実行するようにしたディジタルフィ
ルタ装置に関する。

【０００２】

【従来の技術】従来、乗算係数を格納した記憶手段と、
サンプリングデータを格納する記憶手段と、乗算係数及
びデータに対し乗算及び加算を行う演算手段と、記憶手
段に格納された乗算係数及びデータを演算手段へ出力す
るなど全体の制御を行う制御手段とを備えたディジタル
フィルタ装置が一般的に知られている（特開平６−２３
２６９４号公報参照）。また、ディジタルフィルタ装置
において、ＤＳＰ又はＣＰＵ等のホストで全てディジタ
ルフィルタ処理を行うように構成することも一般的に知
られている。

【０００３】

【発明が解決しようとする課題】ところで、上記従来の
ディジタルフィルタ装置においては、ディジタルフィル
タ装置自体の再設計なしにフィルタ演算の段数の変化に
対応させることについては考慮がなされていない。ま
た、ホストですべてディジタルフィルタ処理を行う場合
においては、フィルタ処理中でもホストに他処理を並列
して実行させることについては考慮がなされていない。

【０００４】本発明は、従来のディジタルフィルタ装置
における上記問題点を解消するためになされたもので、
再設計することなくホストからの設定により段数の変化
に対応させ、且つ、フィルタ処理中にホストを解放し他
処理を並列して実行することにより、システム全体のパ
フォーマンスを向上させることが可能なディジタルフィ
ルタ装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】上記問題点を解決するた
め、請求項１に係る発明は、ホストより乗算係数及びデ
ータの設定が可能で、且つホストへデータを転送可能な
ホストインターフェイス手段と、前記乗算係数及びデー
タを格納する記憶手段と、前記乗算係数及びデータに対
しフィルタ処理を実施する演算手段と、乗算係数が異な
る少なくとも２段以上のフィルタ演算を順次実行するよ
うに制御する制御手段とを有するディジタルフィルタ装
置において、前記ホストインターフェイス手段はホスト
より書き込み可能なフィルタ段数設定部を有し、前記制
御手段は該フィルタ段数設定部の内容により必要な段数
の乗算係数及びデータを該記憶手段から読み出し該演算
手段へ引き渡す指定段数実行制御部を具備することを特
徴とするものである。

【０００６】この請求項１に係る発明には、第１の実施
の形態が対応し、該第１の実施の形態におけるフィルタ
段数設定レジスタが請求項１におけるフィルタ段数設定
部に対応し、終了判定回路及び段数カウンタが請求項１
における指定段数実行制御部に対応する。そして、上記
のように構成された請求項１に係る発明においては、ホ
ストからフィルタ段数設定部に設定された実行段数に対
応した制御信号を自動的に生成するため、ディジタルフ
ィルタ装置を再設計することなく、段数の変更に対応可
能である。また、初期化時の係数及び段数設定、データ
の書き込み及び演算結果読み出し以外は、ホストとは独
立してフィルタ処理を順次実行する。このため、ホスト
は並列して他処理を行うことが可能となり、システム全
体としてのパフォーマンスを向上させることができる。

【０００７】また、請求項２に係る発明は、請求項１に
係るディジタルフィルタ装置において、前記制御手段
は、前記データ記憶手段に格納されているサンプリング
時間の異なる遅延データを次のサンプリングデータに対
するフィルタ処理に適応するように再配置を行うデータ
整列部を備えて構成することを特徴とするものである。
この請求項２に係る発明には、第２の実施の形態が対応
し、この発明によれば、次のサンプリングデータのフィ
ルタ処理に対応するようにデータ記憶手段に格納されて
いるデータを再配置することにより、前サンプリングデ
ータのフィルタ処理時と同じ制御信号を用いてデータ記
憶手段から読み出すことが可能となる。これにより、サ
ンプリング時間毎にデータを読み出すための制御信号の
生成が不要となり、実行する段数を制御するための制御
信号の生成だけでよく、複雑な制御回路を必要としな
い。

【０００８】また、請求項３に係る発明は、請求項１に
係るディジタルフィルタ装置において、前記制御手段
は、前記データ記憶手段に格納されているデータに対し
重複してアクセスするためのアドレスを生成するカウン
ト開始位置の異なる複数のアドレスカウンタと、前記カ
ウント開始位置の異なる複数のアドレスカウンタを選択
して前記データ記憶手段のアドレスとして出力するアド
レスセレクタとを具備することを特徴とするものであ
る。この請求項３に係る発明には、第３の実施の形態が
対応し、この発明によれば、各々のカウンタの初期値を
ロードするだけで先頭位置の異なるアドレスを複数生成
可能であり、アドレスセレクタにおいて必要なアドレス
を選択して出力する。これにより、フィルタの順次処理
中において、ある段の終了アドレスと次段の開始アドレ
スは連続とはならない場合でもカウント値を戻すなどの
アドレス演算を必要とすることなく、重複したアドレス
の生成が実現可能となる。

【０００９】また、請求項４に係る発明は、請求項２又
は３に係るディジタルフィルタ装置において、前記指定
段数実行制御部が前記フィルタ段数設定部の内容により
必要な段数の乗算係数及びデータを前記記憶手段から読
み出し前記演算手段へ引き渡すための制御信号を生成す
るとき、及び前記データ整列部が前記データ記憶手段に
格納されているサンプリング時間の異なる遅延データを
次のサンプリングデータに対するフィルタ処理に適応す
るように再配置を行うための制御信号を生成するとき、
共に前記開始位置の異なるカウンタを兼用できるように
構成されていることを特徴とするものである。この請求
項４に係る発明には、第４の実施の形態が対応し、この
発明によれば、指定段数実行制御部とデータ整列部にお
いて、メモリ等のデータ記憶手段にアクセスする場合の
アドレス等の制御信号を生成するカウンタを兼用するこ
とにより、制御手段全体の回路規模を縮小させることが
可能となる。

【００１０】

【発明の実施の形態】（第１の実施の形態）次に、第１
の実施の形態について説明する。本実施の形態では、乗
算係数が異なる少なくとも２段以上のフィルタ演算を順
次実行する一例として、３段の場合について説明する。
図１〜図３は、本発明に係るディジタルフィルタ装置の
第１の実施の形態の構成を示す図である。図１は、入力
されるサンプリングデータに対し、乗算係数が異なる３
段のＩＩＲフィルタを順次実行する場合の処理フローを
示す図で、101 は入力されるサンプリングデータ、 102
〜104 は係数の異なるフィルタＡ，Ｂ及びＣ、 105〜10
7 はフィルタＡ，Ｂ及びＣの結果である。

【００１１】入力されたサンプリングデータ101 は、ま
ず、フィルタＡ102 で処理される。フィルタＢ103 で
は、フィルタＡの結果Ａ105 を入力としフィルタ処理を
行い結果Ｂ106 を得る。以降、同様に前段の結果を入力
としフィルタ処理を行い結果を得る。ディジタルフィル
タ全体の結果として、最終段のフィルタ結果、つまり、
３段の場合には結果Ｃ107 が出力される。

【００１２】この処理を実現するディジタルフィルタ装
置の一例を図２に示す。図２において、108 はＣＰＵ又
はＤＳＰ等のホストであり、109 はディジタルフィルタ
装置である。乗算係数及びデータは、ホスト108 のアド
レスバス110 及びデータバス111 よりホストインターフ
ェイス112 を介し、係数メモリ113 及びデータメモリ11
4 へ格納されるようになっている。また、115 はフィル
タ演算開始信号116 を生成し出力する制御回路、118 は
乗算係数及びデータ119 に対して２次のＩＩＲフィルタ
処理を行い結果120 を出力し、出力に同期した演算終了
信号117 を制御回路115 へ与える演算回路である。更
に、ホストインターフェイス112 は段数指定信号121 及
びホスト108 からの書き込み終了信号122 を制御回路11
5 へ出力する機能を持っており、またホスト108 から書
き込み可能なフィルタ段数設定レジスタ123 を備えてい
る。また制御回路115 は、指定段数実行制御部として終
了判定回路124 と段数カウンタ125 を、メモリ制御部と
してアドレス生成回路126 を備えている。

【００１３】図３は図２に示したディジタルフィルタ装
置の処理のタイミングを示す図である。図３において
は、ホスト108 ，係数メモリ113 ，データメモリ114 ，
演算回路118 ，演算開始信号116 ，演算終了信号117 の
状態を示している。ホスト108の状態のうち、127 は段
数設定期間、128 は乗算係数設定期間、129 はサンプリ
ングデータの書き込み期間、130 は最終結果読み出し期
間を示している。

【００１４】次に、図３のタイミングチャートを参照し
ながら、上記構成のディジタルフィルタ装置の動作につ
いて説明する。まず、段数設定期間127 では、ホスト10
8 からホストインターフェイス112 を介し、段数設定レ
ジスタ123 へ段数を書き込む。本実施の形態では３段の
フィルタを実行するため、３段を指定する。次の乗算係
数設定期間128 では、段数と同様に係数メモリ113 へ全
ての乗算係数を書き込む。以上の処理は初期化時のみで
あり、乗算係数又は段数の変更がない限り再度書き込む
ことはない。その後、サンプリングデータの書き込み期
間129 では、入力されたサンプリングデータ101 をホス
ト108 へ一度取り込み、ホストインターフェイス112 を
介してデータメモリ114 へ書き込む。ホストインターフ
ェイス112 は、サンプリングデータ101 の書き込み終了
信号122 を制御回路115 へ出力する。以降、ホスト108
は最終結果が出力されるまで、フィルタ処理に関わらな
くてもよい。

【００１５】制御回路115 では、サンプリングデータ書
き込み終了信号122 で段数カウンタ125 をリセットす
る。アドレス生成回路126 では、フィルタＡ102 で必要
とする乗算係数及びデータを読み出すためのメモリアド
レスを生成し、順次読み出しを開始する。また、メモリ
からの読み出しに同期した演算開始信号116 を演算回路
118 へ出力する。演算回路118 では、フィルタＡ102 の
演算終了時に、結果120をホストインターフェイス112
へ、演算終了信号117 を制御回路115 へ出力する。制御
回路115 では、演算終了信号117 を受けると、段数カウ
ンタ125 を１インクリメントし、終了判定回路124 へ出
力する。終了判定回路124 では、段数カウンタ125 の値
と段数指定信号121 と比較し、終了か否かの判定を行
う。終了でない場合、ホストインターフェイス112 で
は、結果120 をホスト108 へ出力せずに、データメモリ
114 へのみ書き込む。アドレス生成回路126 では、フィ
ルタＢ103 で必要とする乗算係数及びデータを読み出す
ためのメモリアドレスを生成し、順次読み出しを開始す
る。以下、フィルタＢ103 ，フィルタＣ104 共に、フィ
ルタＡ102 と同様の処理を行う。

【００１６】フィルタＣ104 の演算結果が出力される
と、本実施の形態では３段目つまりフィルタＣ104 の演
算終了時が最終となるため、演算後の終了判定回路124
では終了と判定される。アドレス生成回路126 では、終
了判定を受けるとメモリアドレスを生成しない。ここ
で、最終結果読み出し期間130 となり、ホストインター
フェイス112 では結果120 をデータメモリ114 へ書き込
み、且つ、ホスト108 へ出力する。この期間、ホストか
ら結果を読み出せる状態となり、ディジタルフィルタ装
置109 は次のサンプリングデータ101 の書き込み待ちと
なる。

【００１７】本実施の形態では、ホストから設定された
段数に対応したメモリアドレスを自動生成し、ホストと
は独立してフィルタ処理を実施するように構成されてい
る。このため、ハードウェアを変更することなく段数の
変更に対応可能である。また、ホストを必要とするの
は、初期化時の係数及び段数設定時、サンプリングデー
タの書き込み時、及び演算結果読み出し時だけであるた
め、ホストは並列して他処理を行うことが可能となる。

【００１８】なお、本実施の形態では、サンプリングデ
ータを一度ホストへ取り込み、その後、ホストインター
フェイスを介してデータメモリへ与えるようにしている
が、サンプリングデータを外部からデータメモリへ直接
入力してもよい。また、演算結果をホストから読み出す
ように構成しているが、直接演算結果を出力するように
してもよい。更に、どのフィルタ演算でも１個の演算手
段を共通に用いているが、フィルタ毎に別の演算手段を
用いるようにしてもよい。

【００１９】（第２の実施の形態）次に、第２の実施の
形態について説明する。本実施の形態では、２次のＩＩ
Ｒフィルタ３段を順次実行する例について示す。図４〜
図６は本発明の第２の実施の形態の構成を示す図で、第
１の実施の形態と同一の構成要素については符号を付す
のを省略し、第１の実施の形態と異なる部分についての
み符号を付して示す。図４は制御回路の構成を示す図
で、201 はデータメモリに格納されているサンプリング
時間の異なる遅延データを、次のサンプリングデータに
対するフィルタ処理に適応するように再配置を行うデー
タ整列部を示している。図５は、２次のＩＩＲフィルタ
の概念図である。202 ，203 ，204 は、時間ｎ，ｎ−
１，ｎ−２におけるサンプリングデータｘＡ(n) ，ｘＡ
(n−1)，ｘＡ(n−2)であり、205 ，206 ，207 は時間
ｎ，ｎ−１，ｎ−２のサンプリングデータに対してフィ
ルタＡを処理した結果ｙＡ(n) , ｙＡ(n−1)，ｙＡ(n−
2)である。但し、フィルタＡの結果ｙＡ(n) ，ｙＡ(n−
1)，ｙＡ(n−2)は、フィルタＢの入力ｘＢ(n) ，ｘＢ(n
−1)，ｘＢ(n−2)である。また、 208〜213 はサンプリ
ングデータ及びフィルタ処理結果 202〜207 に対応する
係数との乗算を行う乗算素子、214 は乗算結果を加算す
る加算素子、215 はフィルタＢの処理結果ｙＢ(n) であ
り、且つフィルタＣの入力ｘＣ(n) である。２次のＩＩ
Ｒフィルタの結果ｙＡ(n) は、サンプリングデータｘＡ
(n) ，ｘＡ(n−1)，ｘＡ(n−2)，結果ｙＡ(n−1)，ｙＡ
(n−2)に対し、対応する係数と乗算を行い、得られた乗
算結果全てを加算し、更に、ｙＡ(n) に対応する係数b0
Ａを乗算して得られる。なお、フィルタＡ〜Ｃは、各々
係数は異なるが同様の構成であるため、フィルタＢ，Ｃ
の構成については図示を省略する。

【００２０】図６は、図５に示した２次のＩＩＲフィル
タ３段を順次実行する場合のデータメモリのマッピング
を示す図である。ＡＤＲ０〜ＡＤＲ11はデータメモリの
アドレス、ｘＡ(n) 等は図５において説明したものと同
一のものである。まず、サンプリング時間ｎのデータｘ
Ａ(n) がデータメモリへ書き込まれると、データメモリ
からはＡＤＲ０〜ＡＤＲ４に格納されたデータが、係数
メモリからは対応するフィルタＡの係数が読み出され、
演算回路へ与えられる。演算回路ではフィルタＡの処理
結果ｙＡ(n) を算出し、その結果はＡＤＲ５へ格納され
る。以降、フィルタＢ，フィルタＣに対し同様の処理を
行い、次のサンプリングデータの入力待ち状態となる。
次のサンプリング時間ｎ＋１のデータｘＡ(n＋1)に対す
るフィルタＡの演算結果は、ｘＡ(n) ，ｘＡ(n−1)，ｙ
Ａ(n) ，ｙＡ(n−1)を用いて算出されるが、ｘＡ(n) は
サンプリング時間ｎのとき、ＡＤＲ２に格納されていた
データであり、以下同様のデータ配列となっている。こ
こで、データ整列回路201は、最終段の結果の書き込み
完了から次のサンプリングデータが格納される前に、Ａ
ＤＲ１のデータをＡＤＲ０へ、つまり、１デクリメトし
たアドレスへ再格納する。このため、フィルタＡの処理
を行う場合には、サンプリング時間に関わらずＡＤＲ０
〜ＡＤＲ４に格納されたデータを読み出しＡＤＲ５へ結
果を書き込めばよい。同様に、フィルタＢの場合にはＡ
ＤＲ３〜ＡＤＲ７を読み出しＡＤＲ８へ書き込み、フィ
ルタＣの場合にはＡＤＲ６〜ＡＤＲ10を読み出しＡＤＲ
11へ書き込む。

【００２１】本実施の形態では、フィルタＡ，Ｂ，Ｃ共
にデータ読み出しアドレス及び結果書き込みアドレス
は、サンプリング時間にかかわらず固定となる構成であ
る。このため、サンプリング時間毎にデータ読み出し用
アドレス及び結果書き込み用アドレスの算出が不要とな
り、指定段数に対応したフィルタを順次実行するための
アドレス演算だけでよい。また、フィルタの段数変更に
はデータメモリのアドレスを生成するカウンタの最大値
を変更するだけで対応可能である。よって、複雑なアド
レス生成回路を必要としない。

【００２２】（第３の実施の形態）次に、第３の実施の
形態について説明する。本実施の形態では、第２の実施
の形態に示したマッピングを持つデータメモリ用のアド
レスを生成するものを例として説明する。図７は、本発
明の第３の実施の形態におけるアドレス生成回路の構成
を示す図である。図７において、301 は第１のカウンタ
Ａ，302 は第２のカウンタＢ，303 はカウンタＡ，Ｂの
出力を選択してデータメモリのアドレスとして出力する
アドレスセレクタで、304 はデータのメモリのアドレス
を示している。図８は、カウンタＡ301 ，カウンタＢ30
2 ，データメモリのアドレス304 の動作状態を示すタイ
ミングチャートである。305 ，307 ，309 はカウント動
作期間、306 はカウント値を保持したままの保持期間、
308 は初期値をロードし保持しているロード期間、310
はカウントを終了し次のサンプリングデータに対するフ
ィルタ処理が開始されるのを待つ停止期間、311 はフィ
ルタＡの演算用データ読み出しアドレス出力期間、312
はフィルタＡの演算結果書き込みアドレス出力期間であ
る。

【００２３】次に、図６に示すようなデータメモリのマ
ッピングを例として、本実施の形態のアドレス生成回路
の動作を説明する。まず、カウンタＡ301 は動作期間30
5 となり、フィルタＡの演算用データ読み出しアドレス
ＡＤＲ０〜ＡＤＲ４の出力期間311 のために０〜４まで
カウントする。その後、フィルタＡの演算結果書き込み
アドレスＡＤＲ５の出力期間312 のために５までカウン
トする。カウンタＢ302 はカウント初期値をロードし保
持する待機期間308 であるため動作せず、アドレスセレ
クタ303 ではカウンタＡ301 の出力をデータメモリのア
ドレス304 として選択し出力する。次に、カウンタＢ30
2 は動作期間309 となり、フィルタＢの演算用データ読
み出しアドレスＡＤＲ３〜ＡＤＲ７，及びフィルタＢの
演算結果書き込みアドレスＡＤＲ８を生成するために、
３〜８までカウントする。カウンタＡ301 はカウント値
を保持したまま動作しない停止期間306 であるため動作
せず、セレクタ303 ではカウンタＢ302 の出力をデータ
メモリのアドレス304 として選択し出力する。最後に、
カウンタＡ301 は動作期間307 となり、フィルタＣの演
算用データ読み出しアドレスＡＤＲ６〜ＡＤＲ10，及び
フィルタＣの結果書き込みアドレスＡＤＲ11を生成する
ために、フィルタＡのアドレスカウント値に連続して６
〜11までカウントする。カウンタＢ302 はカウントを終
了し、次のサンプリングデータに対するフィルタ処理が
開始されるのを待つ停止期間310 であるため動作せず、
セレクタ303 ではカウンタＡ301 の出力をデータメモリ
のアドレス304 として選択し出力する。

【００２４】以上のように、第１のカウンタＡは、フィ
ルタＡ，Ｃつまり奇数段のフィルタ処理用のデータメモ
リ用アドレスを生成し、第２のカウンタＢはフィルタＢ
つまり偶数段用のアドレスを生成する構成となってい
る。

【００２５】本実施の形態では、各々のカウンタの初期
値をロードするだけで、オフセットを持ったアドレスを
生成でき、カウント値をデータメモリのアドレスとして
選択して出力するように構成されている。このため、フ
ィルタの順次処理中のある段の終了アドレスと次段の開
始アドレスは連続とはならない場合でも、カウント値を
戻すなどのアドレス演算を必要とすることなく、重複し
たアドレスの生成が実現可能である。よって、複雑なア
ドレス生成回路を必要としない。

【００２６】なお、本実施の形態では、偶数段と奇数段
でカウンタを分担させているが、ｘデータ読み出し用と
ｙデータ読み書き用で分担するように構成してもよい。
また、各段毎にカウンタを用意してもよい。

【００２７】（第４の実施の形態）次に、第４の実施の
形態について説明する。本実施の形態では、第２の実施
の形態に示すようなデータメモリのマッピング、及び第
３の実施の形態に示すようなアドレス生成回路を持つ構
成の場合を例として説明する。図９は本実施の形態の動
作を示すタイミングチャートで、カウンタＡ，カウンタ
Ｂ，データメモリのアドレスの動作状態を示している。
401 ，404 ，408 ，409 ，411 はカウント動作期間、40
2 はカウント値を保持したままの保持期間、403 ，407
，410 は初期値をロードし保持しているロード期間、4
14 はカウントを終了し次のサンプリングデータに対す
るフィルタ処理が開始されるのを待つ停止期間、405 は
フィルタＡの演算用データ読み出しアドレス出力期間、
406 はフィルタＡの演算結果書き込みアドレス出力期
間、412 は再配置データ読み出し期間、413 は再配置デ
ータ書き込み期間である。

【００２８】図６に示したマッピングのデータメモリを
例として説明する。まず、フィルタＡの演算用データ読
み出しアドレス出力期間405 では、ｘＡ(n) ，ｘＡ(n−
1)，ｘＡ(n−2)を読み出すためのアドレスＡＤＲ０〜Ａ
ＤＲ２をカウンタＡのカウント期間401 で生成し、ｙＡ
(n−1)，ｙＡ(n−2)を読み出すためのアドレスＡＤＲ３
〜ＡＤＲ４をカウンタＢのカウント期間404 で生成す
る。フィルタＡの演算結果書き込みアドレス出力期間40
6 では、ＡＤＲ５をカウンタＢのカウント期間404 で生
成する。カウンタＡのカウント期間401 のとき、カウン
タＢは初期値３をロードし保持するロード期間403 であ
るため動作せず、アドレスセレクタではカウンタＡの出
力をデータメモリのアドレスとして選択し出力してい
る。カウンタＢのカウント期間404 のとき、カウンタＡ
はカウント値を保持したままの保持期間402 であるため
動作せず、アドレスセレクタではカウンタＢの出力をデ
ータメモリのアドレスとして選択し出力している。

【００２９】フィルタＢ，Ｃについても同様の処理が行
われ、フィルタＣの演算期間が終了すると再配置期間と
なる。カウンタＡは、フィルタＣの演算期間の後半に
は、初期値１をロードし保持するロード期間407 とな
り、再配置用アドレスを生成するための準備を行ってい
る。再配置とは、データ整列回路において、指定段数の
フィルタ処理終了後、次のサンプリングデータに対する
フィルタ処理に適応するようにデータメモリのデータを
並び替えることである。再配置データ読み出し期間412
では、ＡＤＲ１とＡＤＲ２のデータを読み出すためのア
ドレスをカウンタＡのカウント期間408 で生成する。こ
のとき、カウンタＢは初期値０をロードし保持するロー
ド期間410 であるため動作せず、アドレスセレクタでは
カウンタＡの出力をデータメモリのアドレスとして選択
し出力している。読み出し後は、再配置データ書き込み
期間413 となり、ＡＤＲ０とＡＤＲ１へデータを書き込
むためのアドレスを、カウンタＢのカウント期間411 で
生成する。このとき、ＡＤＲ３のデータは再配置する必
要がないため、カウント期間409 でカウントアップされ
るが、アドレスとしては使用されず、アドレスセレクタ
ではカウンタＢの出力をデータメモリのアドレスとして
選択し出力している。以降、同様の処理をＡＤＲ10，Ａ
ＤＲ11のデータを読み出し、ＡＤＲ９，ＡＤＲ10へ書き
込むまで実施する。

【００３０】本実施の形態では、第１のカウンタＡと第
２のカウンタＢが、並列にカウント動作及び保持動作を
繰り返し、データメモリへ出力するアドレスをセレクタ
によって切り替えながら、指定段数分のフィルタ演算、
及び指定段数分の全てのデータに対する再配置を実行可
能な構成となっている。このため、指定段数実行制御部
とデータ整列部において、データメモリへアクセスする
場合のアドレスを生成するカウンタを兼用することによ
り、制御手段全体の規模を縮小させることが可能であ
る。

【００３１】

【発明の効果】以上実施の形態に基づいて説明したよう
に、請求項１に係る発明によれば、ホストからフィルタ
段数設定部に設定された実行段数に対応した制御信号を
自動的に生成するため、ディジタルフィルタ装置を再設
計することなく、段数の変更に対応可能であり、また初
期化時の係数及び段数設定、データの書き込み及び演算
結果の読み出し以外は、ホストとは独立してフィルタ処
理を順次実行するようになっているため、ホストは他処
理を行うことが可能となり、システム全体としてのパフ
ォーマンスを向上させることができる。また、請求項２
に係る発明によれば、次のサンプリングデータのフィル
タ処理に対応するようにデータ記憶手段に格納されてい
るデータを再配置することにより、前記サンプリングデ
ータのフィルタ処理と同じ制御信号を用いてデータ記憶
手段から読み出すことが可能となり、これによりサンプ
リング時間毎にデータを読み出すための制御信号が不要
となり、実行する段数を制御するための制御信号の生成
だけでよく、複雑な制御回路を必要としないという利点
が得られる。

【００３２】また請求項３に係る発明によれば、各々の
カウンタの初期値をロードするだけで先頭位置の異なる
アドレスを複数生成可能であり、アドレスセレクタにお
いて必要なアドレスを選択して出力するようになってい
るので、フィルタの順次処理中において、ある段の終了
アドレスと次段の開始アドレスは連続とはならない場合
でもカウント値を戻すなどのアドレス演算を必要とする
ことなく、重複したアドレスの生成が実現可能となる。
また請求項４に係る発明によれば、指定段数実行制御部
とデータ整列部において、メモリ等のデータ記憶手段に
アクセスする場合のアドレス等の制御信号を生成するカ
ウンタを兼用させることができ、制御手段全体の回路規
模を縮小させることができる。

【図面の簡単な説明】

【図１】本発明に係るディジタルフィルタの第１の実施
の形態において、乗算係数が異なる３段のＩＩＲフィル
タを順次実行する場合の処理フローを示す図である。

【図２】第１の実施の形態のディジタルフィルタの構成
を示すブロック構成図である。

【図３】図１及び図２に示した第１の実施の形態の動作
を説明するためのタイミングチャートである。

【図４】本発明の第２の実施の形態における制御回路の
構成を示すブロック構成図である。

【図５】第２の実施の形態における２次のＩＩＲフィル
タの概念図である。

【図６】図５に示した２次のＩＩＲフィルタ３段を順次
実行する場合におけるデータメモリのマッピングを示す
図である。

【図７】本発明の第３の実施の形態におけるアドレス生
成回路の構成を示すブロック構成図である。

【図８】図７に示したアドレス生成回路の動作を説明す
るためのタイミングチャートである。

【図９】本発明の第４の実施の形態の動作を説明するた
めのタイミングチャートである。

【符号の説明】

101 サンプリングデータ 102 フィルタＡ 103 フィルタＢ 104 フィルタＣ 105 フィルタＡの結果 106 フィルタＢの結果 107 フィルタＣの結果 108 ホスト 109 ディジタルフィルタ装置 110 アドレスバス 111 データバス 112 ホストインターフェイス 113 係数メモリ 114 データメモリ 115 制御回路 116 演算開始信号 117 演算終了信号 118 演算回路 119 乗算係数及びデータ 120 フィルタ処理結果 121 段数設定信号 122 書き込み終了信号 123 段数設定レジスタ 124 終了判定回路 125 段数カウンタ 126 アドレス生成回路 127 段数設定期間 128 乗算係数設定期間 129 サンプリングデータ書き込み期間 130 最終結果読み出し期間 201 データ整列回路 202,203,204 サンプリングデータ 205,206,207 フィルタＡの処理結果 208 〜 213 乗算素子 214 加算素子 215 フィルタＢの処理結果 301 第１のカウンタＡ 302 第２のカウンタＢ 303 アドレスセレクタ 304 データメモリのアドレス

Claims

【特許請求の範囲】

【請求項１】ホストより乗算係数及びデータの設定が
可能で、且つホストへデータを転送可能なホストインタ
ーフェイス手段と、前記乗算係数及びデータを格納する
記憶手段と、前記乗算係数及びデータに対しフィルタ処
理を実施する演算手段と、乗算係数が異なる少なくとも
２段以上のフィルタ演算を順次実行するように制御する
制御手段とを有するディジタルフィルタ装置において、
前記ホストインターフェイス手段はホストより書き込み
可能なフィルタ段数設定部を有し、前記制御手段は該フ
ィルタ段数設定部の内容により必要な段数の乗算係数及
びデータを前記記憶手段から読み出し前記演算手段へ引
き渡す指定段数実行制御部を具備することを特徴とする
ディジタルフィルタ装置。
【請求項２】前記制御手段は、前記データ記憶手段に
格納されているサンプリング時間の異なる遅延データを
次のサンプリングデータに対するフィルタ処理に適応す
るように再配置を行うデータ整列部を具備することを特
徴とする請求項１に係るディジタルフィルタ装置。
【請求項３】前記制御手段は、前記データ記憶手段に
格納されているデータに対し重複してアクセスするため
のアドレスを生成するカウント開始位置の異なる複数の
アドレスカウンタと、前記カウント開始位置の異なる複
数のアドレスカウンタを選択して前記データ記憶手段の
アドレスとして出力するアドレスセレクタとを具備する
ことを特徴とする請求項１に係るディジタルフィルタ装
置。
【請求項４】前記指定段数実行制御部が、前記フィル
タ段数設定部の内容により必要な段数の乗算係数及びデ
ータを前記記憶手段から読み出し前記演算手段へ引き渡
すための制御信号を生成するとき、及び前記データ整列
部が、前記データ記憶手段に格納されているサンプリン
グ時間の異なる遅延データを次のサンプリングデータに
対するフィルタ処理に適応するように再配置を行うため
の制御信号を生成するとき、共に前記開始位置の異なる
カウンタを兼用できるように構成されていることを特徴
とする請求項２又は３に係るディジタルフィルタ装置。