JPH0516062B2 - - Google Patents
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- Publication number
- JPH0516062B2 JPH0516062B2 JP63316622A JP31662288A JPH0516062B2 JP H0516062 B2 JPH0516062 B2 JP H0516062B2 JP 63316622 A JP63316622 A JP 63316622A JP 31662288 A JP31662288 A JP 31662288A JP H0516062 B2 JPH0516062 B2 JP H0516062B2
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- JP
- Japan
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- data
- bus
- cache
- memory
- buffer
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Links
- 239000000872 buffer Substances 0.000 claims description 27
- 230000004044 response Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000003362 replicative effect Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0891—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using clearing, invalidating or resetting means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Memory System (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明はデータ処理システムに関し、さらに詳
しくは、データ処理システムのための情報記憶装
置の初期化に関する。
しくは、データ処理システムのための情報記憶装
置の初期化に関する。
Ｂ 従来技術及びその問題点
データ処理システムには中央処理ユニツト
（CPU）とメモリが含まれる。メモリは、CPUに
対してデータに関する計算の実行を命じる命令を
持つ。このデータはメモリに記憶される。メモリ
中のデータは、キヤツシユと呼ばれる記憶装置に
一時的に記憶することができる。
（CPU）とメモリが含まれる。メモリは、CPUに
対してデータに関する計算の実行を命じる命令を
持つ。このデータはメモリに記憶される。メモリ
中のデータは、キヤツシユと呼ばれる記憶装置に
一時的に記憶することができる。
いくつかのプロセツサが同一のキヤツシユを使
用するシステム、あるいは単一CPU内のいくつ
かのプラグラムが同一のキヤツシユを使用するシ
ステムでは、１つのプロセツサまたはプログラム
がメモリまたはキヤツシユに置いたデータが、他
のプロセツサまたはプログラムによつて無意識に
使われないことを確実にする必要がある。したが
つて、プロセツサまたはプログラムがメモリまた
はキヤツシユを記憶用に使い始める前に、メモリ
またはキヤツシユにゼロをロードすることによつ
てメモリまたはキヤツシユを初期化することが普
通に行なわれている。
用するシステム、あるいは単一CPU内のいくつ
かのプラグラムが同一のキヤツシユを使用するシ
ステムでは、１つのプロセツサまたはプログラム
がメモリまたはキヤツシユに置いたデータが、他
のプロセツサまたはプログラムによつて無意識に
使われないことを確実にする必要がある。したが
つて、プロセツサまたはプログラムがメモリまた
はキヤツシユを記憶用に使い始める前に、メモリ
またはキヤツシユにゼロをロードすることによつ
てメモリまたはキヤツシユを初期化することが普
通に行なわれている。
本発明の目的は、データ・キヤツシユ等の記憶
手段の内容を迅速に初期化するための装置を提供
することにある。
手段の内容を迅速に初期化するための装置を提供
することにある。
Ｃ 問題点を解決するための手段
本発明のデータ処理システムは、データ処理シ
ステムの命令を解読し、かつこれらの命令の解読
に応じてコントロール信号を出すための命令解読
回路を含む。このシステムはさらに情報を記憶す
るためのメモリを含む。メモリはマルチプレクサ
に接続されている。マルチプレクサは、命令解読
回路からのコントロール信号に応じて、バスから
の情報または所定値の情報をメモリに伝える。
ステムの命令を解読し、かつこれらの命令の解読
に応じてコントロール信号を出すための命令解読
回路を含む。このシステムはさらに情報を記憶す
るためのメモリを含む。メモリはマルチプレクサ
に接続されている。マルチプレクサは、命令解読
回路からのコントロール信号に応じて、バスから
の情報または所定値の情報をメモリに伝える。
良好な実施例では、ある単一の命令が命令解読
回路によつて解読されると、マルチプレクサに対
して、メモリに所定値（ゼロ）をロードするため
のコントロール信号が伝えられる。
回路によつて解読されると、マルチプレクサに対
して、メモリに所定値（ゼロ）をロードするため
のコントロール信号が伝えられる。
別の実施例では、データ処理システムの中に、
メモリ、該メモリに接続される複数本の第１のメ
モリ・バス・ラインを有するメモリ・バス、中央
処理ユニツト（CPU）、該CPUに接続される複数
本の第２のCPUバス・ラインを有するCPUバス、
メモリ・バス・ラインとCPUバス・ラインに接
続されたデータ・キヤツシユ、及び該データ・キ
ヤツシユに対してメモリ・バス・ライン又は
CPUバス・ラインの何れか一方から選択的に情
報を提供するコントロール回路が含まれる。該コ
ントロール回路は、さらに、メモリ・バス・ライ
ンを介してデータ・キヤツシユに所定値の情報を
提供するための手段を含む。この良好な実施例で
は、この付加的な手段がマルチプレクサである。
該マルチプレクサはメモリ・バスに接続されてお
り、メモリ・バスからの情報又は所定値の何れか
一方をデータ・キヤツシユに渡す。
メモリ、該メモリに接続される複数本の第１のメ
モリ・バス・ラインを有するメモリ・バス、中央
処理ユニツト（CPU）、該CPUに接続される複数
本の第２のCPUバス・ラインを有するCPUバス、
メモリ・バス・ラインとCPUバス・ラインに接
続されたデータ・キヤツシユ、及び該データ・キ
ヤツシユに対してメモリ・バス・ライン又は
CPUバス・ラインの何れか一方から選択的に情
報を提供するコントロール回路が含まれる。該コ
ントロール回路は、さらに、メモリ・バス・ライ
ンを介してデータ・キヤツシユに所定値の情報を
提供するための手段を含む。この良好な実施例で
は、この付加的な手段がマルチプレクサである。
該マルチプレクサはメモリ・バスに接続されてお
り、メモリ・バスからの情報又は所定値の何れか
一方をデータ・キヤツシユに渡す。
Ｄ 実施例
本発明は、一連のメモリ・ロケーシヨンを初期
化するメカニズム、より詳しく言えば、データ・
キツヤシユ・メモリの一部を迅速に初期化するメ
カニズムに関する。以下で述べる実施例におい
て、データ・キヤツシユ・メモリは、システム・
メモリ８からCPU６へ、またはCPU６からメモ
リ８へ転送されるデータを一時的に記憶するのに
用いられる。
化するメカニズム、より詳しく言えば、データ・
キツヤシユ・メモリの一部を迅速に初期化するメ
カニズムに関する。以下で述べる実施例におい
て、データ・キヤツシユ・メモリは、システム・
メモリ８からCPU６へ、またはCPU６からメモ
リ８へ転送されるデータを一時的に記憶するのに
用いられる。
第１図は、データ・キヤツシユ・アレイ３０を
含むデータ処理システムのブロツク図である。第
１図では、CPU６が、バス１０を介して、デー
タ・キヤツシユ・アレイ３０へ至るマルチプレク
サ（MUX）２４に接続されている。システム・
メモリ８は、バス１２を介してMUX１４へ接続
され、MUX１４は別のバス１５を介してデー
タ・キヤツシユ・再ロード・バツフア２０へつな
がる。
含むデータ処理システムのブロツク図である。第
１図では、CPU６が、バス１０を介して、デー
タ・キヤツシユ・アレイ３０へ至るマルチプレク
サ（MUX）２４に接続されている。システム・
メモリ８は、バス１２を介してMUX１４へ接続
され、MUX１４は別のバス１５を介してデー
タ・キヤツシユ・再ロード・バツフア２０へつな
がる。
キヤツシユ・再ロード・バツフア２０は、バス
２２を介して、データ・キヤツシユ・アレイ３０
へ至るMUX２４に接続される。動作時には、バ
ス１０がCPU６から８バイトを並列に送る。こ
の８バイト・バス１０を８度複製すると、MUX
２４へ至る６４バイト入力２３が生成される。換
言すれば、16進値“A5”がバス１０に出力され
ると、入力２３には値
“A5A5A5A5A5A5A5A5”が現れる。バス１２
は、システム・メモリ８からMUX１４へ16バイ
トを並列に送る。MUX１４は、さらに入力１１
を持ち、その入力値はゼロである。MUX１４の
出力は４度複製され、64バイト並列バス１５を形
成する。さらに、MUX１４は、入力１１を受け
て64バイト分のゼロを並列にバス１５に出す。64
バイト・バス１５は、16バイト・バス１２の内容
を４重に複製してキヤツシユ・再ロード・バツフ
ア２０の４つのセクシヨンの各々に供給するか、
あるいは64バイト分のゼロを供給する。
２２を介して、データ・キヤツシユ・アレイ３０
へ至るMUX２４に接続される。動作時には、バ
ス１０がCPU６から８バイトを並列に送る。こ
の８バイト・バス１０を８度複製すると、MUX
２４へ至る６４バイト入力２３が生成される。換
言すれば、16進値“A5”がバス１０に出力され
ると、入力２３には値
“A5A5A5A5A5A5A5A5”が現れる。バス１２
は、システム・メモリ８からMUX１４へ16バイ
トを並列に送る。MUX１４は、さらに入力１１
を持ち、その入力値はゼロである。MUX１４の
出力は４度複製され、64バイト並列バス１５を形
成する。さらに、MUX１４は、入力１１を受け
て64バイト分のゼロを並列にバス１５に出す。64
バイト・バス１５は、16バイト・バス１２の内容
を４重に複製してキヤツシユ・再ロード・バツフ
ア２０の４つのセクシヨンの各々に供給するか、
あるいは64バイト分のゼロを供給する。
バス１５は、キヤツシユ・再ロード・バツフア
２０の４つのセクシヨンすべてにデータを供給す
る。MUX１４への入力１１が選択されると、バ
ス１５の内容は並列の64バイト分のゼロというこ
とになる。キヤツシユ・再ロード・バツフア２０
は４個の記憶セクシヨン２０Ａ，２０Ｂ，２０Ｃ
及び２０Ｄを持ち、合計64バイト幅である。キヤ
ツシユ・再ロード・バツフア２０のバス２２への
出力は、並列の64バイトになる。キヤツシユ・再
ロード・バツフア２０は、システム・メモリ８か
らのデータまたは値ゼロのデータをデータ・キヤ
ツシユ・アレイ３０にロードする前に一時的に記
憶する機能を果たす。キヤツシユ・再ロード・バ
ツフア２０の４つの部分２０Ａ，２０Ｂ，２０Ｃ
及び２０Ｄは、個々に、または同時に書き込み可
能である。MUX１４とキヤツシユ・再ロード・
バツフア２０の両方の動作は、コントロール・ロ
ジツク１６によつて線１８を介して制御される。
線１８はMUX１４に制御信号を与えて、情報
源、つまりバス１２又は入力１１のゼロを決定す
る。さらに、制御線１８上の情報によつて、キヤ
ツシユ・再ロード・バツフア２０の４つのセクシ
ヨン２０Ａ，２０Ｂ，２０Ｃ及び２０Ｄの何れが
バス１２からの16バイトを記憶するかの指定が行
なわれる。
２０の４つのセクシヨンすべてにデータを供給す
る。MUX１４への入力１１が選択されると、バ
ス１５の内容は並列の64バイト分のゼロというこ
とになる。キヤツシユ・再ロード・バツフア２０
は４個の記憶セクシヨン２０Ａ，２０Ｂ，２０Ｃ
及び２０Ｄを持ち、合計64バイト幅である。キヤ
ツシユ・再ロード・バツフア２０のバス２２への
出力は、並列の64バイトになる。キヤツシユ・再
ロード・バツフア２０は、システム・メモリ８か
らのデータまたは値ゼロのデータをデータ・キヤ
ツシユ・アレイ３０にロードする前に一時的に記
憶する機能を果たす。キヤツシユ・再ロード・バ
ツフア２０の４つの部分２０Ａ，２０Ｂ，２０Ｃ
及び２０Ｄは、個々に、または同時に書き込み可
能である。MUX１４とキヤツシユ・再ロード・
バツフア２０の両方の動作は、コントロール・ロ
ジツク１６によつて線１８を介して制御される。
線１８はMUX１４に制御信号を与えて、情報
源、つまりバス１２又は入力１１のゼロを決定す
る。さらに、制御線１８上の情報によつて、キヤ
ツシユ・再ロード・バツフア２０の４つのセクシ
ヨン２０Ａ，２０Ｂ，２０Ｃ及び２０Ｄの何れが
バス１２からの16バイトを記憶するかの指定が行
なわれる。
あるタイプの動作中には、連続する４システ
ム・サイクルにおいて、システム・メモリから受
信したユニークなデータがキヤツシユ・再ロー
ド・バツフア２０の４つの異なるセクシヨン２０
Ａ，２０Ｂ，２０Ｃ及び２０Ｄに記憶される。別
のタイプの動作中には、バス１５からデータを受
け取るべく、キヤツシユ・再ロード・バツフア２
０の４つのセクシヨンすべてを選択する。このよ
うなことが起こるのは、MUX１４の入力１１が
選択されたときだけである。入力１１が選択され
ると、キヤツシユ・再ロード・バツフア２０の４
つのセクシヨン２０Ａ，２０Ｂ，２０Ｃ及び２０
Ｄのすべてが値ゼロを同時に受け取る。
ム・サイクルにおいて、システム・メモリから受
信したユニークなデータがキヤツシユ・再ロー
ド・バツフア２０の４つの異なるセクシヨン２０
Ａ，２０Ｂ，２０Ｃ及び２０Ｄに記憶される。別
のタイプの動作中には、バス１５からデータを受
け取るべく、キヤツシユ・再ロード・バツフア２
０の４つのセクシヨンすべてを選択する。このよ
うなことが起こるのは、MUX１４の入力１１が
選択されたときだけである。入力１１が選択され
ると、キヤツシユ・再ロード・バツフア２０の４
つのセクシヨン２０Ａ，２０Ｂ，２０Ｃ及び２０
Ｄのすべてが値ゼロを同時に受け取る。
CPU６からのバス１０は８度複製されて、
MUX２４への64バイト入力２３を形成する。
MUX２４は入力２３にて64バイトを受け取る
（バス１０のデータが反復される）一方、バス２
２の64バイトをも受け取る。コントロール・ロジ
ツク１６は線２６を介してMUX２４を制御す
る。興味ある動作時には、MUX２４のバス２２
の入力が線２６によつて選択されるので、キヤツ
シユ・再ロード・バツフア２０の64バイト出力が
データ・キヤツシユ・アレイ３０に提供される。
MUX２４への64バイト入力２３を形成する。
MUX２４は入力２３にて64バイトを受け取る
（バス１０のデータが反復される）一方、バス２
２の64バイトをも受け取る。コントロール・ロジ
ツク１６は線２６を介してMUX２４を制御す
る。興味ある動作時には、MUX２４のバス２２
の入力が線２６によつて選択されるので、キヤツ
シユ・再ロード・バツフア２０の64バイト出力が
データ・キヤツシユ・アレイ３０に提供される。
データ・キヤツシユ・アレイ３０は64バイトの
ライン（物理的な行）を256個持つ。各ライン内
で、64バイトの各バイトはコントロール・ロジツ
ク１６からの制御線２８を介して個々にアドレス
指定可能である。さらに、制御線２８は、バス３
２に64バイトを並列で出力させるべくデータ・キ
ヤツシユ３０を備えさせる。
ライン（物理的な行）を256個持つ。各ライン内
で、64バイトの各バイトはコントロール・ロジツ
ク１６からの制御線２８を介して個々にアドレス
指定可能である。さらに、制御線２８は、バス３
２に64バイトを並列で出力させるべくデータ・キ
ヤツシユ３０を備えさせる。
コントロール・ロジツク１６は、CPU６での
命令の解読に応じて作動する。CPU６で命令が
解読されると、信号が線３４を経てコントロー
ル・ロジツク１６に伝えられ、データ・キヤツシ
ユ３０及びそれに附随するハードウエアを適切に
作動させる。コントロール・ロジツク１６は、
CPU６またはシステム・メモリ８の何れか一方
からのデータ・キヤツシユ３０へのデータのロー
デイング、またはデータ・キヤツシユ内のライン
のゼロ化を統制する。
命令の解読に応じて作動する。CPU６で命令が
解読されると、信号が線３４を経てコントロー
ル・ロジツク１６に伝えられ、データ・キヤツシ
ユ３０及びそれに附随するハードウエアを適切に
作動させる。コントロール・ロジツク１６は、
CPU６またはシステム・メモリ８の何れか一方
からのデータ・キヤツシユ３０へのデータのロー
デイング、またはデータ・キヤツシユ内のライン
のゼロ化を統制する。
第２図を参照するに、データキヤツシユの動作
に影響する命令は、CPU６に対して、データ・
キヤツシユ・アレイ３０からのデータの読取、ま
たは同アレイ３０へのデータの書込を要求する命
令、すなわちLOAD（ロード）またはSTORE（ス
トア）命令である。第２図のステツプ50におい
て、まずロードまたはストア命令がCPUにて解
読される。ステツプ52において、CPU６は、読
み取るべき、または書き込むべきデータがデー
タ・キヤツシユ・アレイ３０にあるか否かを確か
める。この確認は、命令中のデータ・リフアレン
スに関連するアドレスをデータ・キヤツシユ・ア
レイ３０の既存内容のデイレクトリと比較するこ
とにより行なわれる。該データがデータ・キヤツ
シユ・アレイ３０にまだ存在していないならば、
ステツプ54でフエツチ（取出）しなければならな
い。このプロセスは、データ・キヤツシユ・再ロ
ードと呼ばれる。このプロセスは、システム・メ
モリ８からバス１２を経由してMUX１４にデー
タをロードし、バス１５を経由してキヤツシユ・
再ロード・バツフア２０へロードすることからな
る。連続する４システム・サイクルの間、データ
はキヤツシユ・再ロード・バツフア２０の異なる
４個のセクシヨン２０Ａ，２０Ｂ，２０Ｃ及び２
０Ｄにストアされ、同バツフア２０を一杯にす
る。キヤツシユ・再ロード・バツフア２０が一杯
になると、同バツフア２０の内容はバス２２に出
され、MUX２４から出力される。
に影響する命令は、CPU６に対して、データ・
キヤツシユ・アレイ３０からのデータの読取、ま
たは同アレイ３０へのデータの書込を要求する命
令、すなわちLOAD（ロード）またはSTORE（ス
トア）命令である。第２図のステツプ50におい
て、まずロードまたはストア命令がCPUにて解
読される。ステツプ52において、CPU６は、読
み取るべき、または書き込むべきデータがデー
タ・キヤツシユ・アレイ３０にあるか否かを確か
める。この確認は、命令中のデータ・リフアレン
スに関連するアドレスをデータ・キヤツシユ・ア
レイ３０の既存内容のデイレクトリと比較するこ
とにより行なわれる。該データがデータ・キヤツ
シユ・アレイ３０にまだ存在していないならば、
ステツプ54でフエツチ（取出）しなければならな
い。このプロセスは、データ・キヤツシユ・再ロ
ードと呼ばれる。このプロセスは、システム・メ
モリ８からバス１２を経由してMUX１４にデー
タをロードし、バス１５を経由してキヤツシユ・
再ロード・バツフア２０へロードすることからな
る。連続する４システム・サイクルの間、データ
はキヤツシユ・再ロード・バツフア２０の異なる
４個のセクシヨン２０Ａ，２０Ｂ，２０Ｃ及び２
０Ｄにストアされ、同バツフア２０を一杯にす
る。キヤツシユ・再ロード・バツフア２０が一杯
になると、同バツフア２０の内容はバス２２に出
され、MUX２４から出力される。
コントロール・ロジツク１６は、線２８を介し
て、データ・キヤツシユ・アレイ３０に対して、
キヤツシユ・再ロード・ハツフア２０からのデー
タの受信及び記憶（ストア）を合図する。
て、データ・キヤツシユ・アレイ３０に対して、
キヤツシユ・再ロード・ハツフア２０からのデー
タの受信及び記憶（ストア）を合図する。
ステツプ52に戻ると、データがデータ・キヤツ
シユにあるならば、処理は直接ステツプ60に進
む。ステツプ60では、LOAD命令の場合には情
報がデータ・キヤツシユ・アレイ３０からフエツ
チされてCPU６に送られ、また、STORE命令の
場合には、CPU６からの情報がデータ・キヤツ
シユ・アレイ３０にストアされる。
シユにあるならば、処理は直接ステツプ60に進
む。ステツプ60では、LOAD命令の場合には情
報がデータ・キヤツシユ・アレイ３０からフエツ
チされてCPU６に送られ、また、STORE命令の
場合には、CPU６からの情報がデータ・キヤツ
シユ・アレイ３０にストアされる。
第３図は、ライン・ゼロ化動作のための第１図
の制御回路動作を詳述するフロー・チヤートであ
る。ステツプ80において、データ・キヤツシユ・
アレイのラインをゼロ化する命令がCPU６にて
解読される。該命令によつて指示されたデータ・
キヤツシユ・アレイ３０中のデータ・アドレスが
ゼロにされることになる。この情報は線３４を経
てコントロール・ロジツク１６に伝えられる。ス
テツプ82では、線１１（第１図）からのゼロが
MUX１４、バス１５を経てキヤツシユ・再ロー
ド・バツフア２０にロードされる。ステツプ84で
は、キヤツシユ・再ロード・バツフア２０の内容
が、バス２２、MUX２４を経て、データ・キヤ
ツシユ・アレイ３０中の指定されたラインにロー
ドされる。ステツプ86では、CPU６に常駐する
デイレクトリのフラグがセツトされる。このフラ
グは、所与のデータ・リフアレンス・アドレスに
よつてアクセスされるべきデータがデータ・キヤ
ツシユ・アレイ３０に現在することを表示する。
このようにして、キヤツシユの広範な部分の初期
化が可能になる。
の制御回路動作を詳述するフロー・チヤートであ
る。ステツプ80において、データ・キヤツシユ・
アレイのラインをゼロ化する命令がCPU６にて
解読される。該命令によつて指示されたデータ・
キヤツシユ・アレイ３０中のデータ・アドレスが
ゼロにされることになる。この情報は線３４を経
てコントロール・ロジツク１６に伝えられる。ス
テツプ82では、線１１（第１図）からのゼロが
MUX１４、バス１５を経てキヤツシユ・再ロー
ド・バツフア２０にロードされる。ステツプ84で
は、キヤツシユ・再ロード・バツフア２０の内容
が、バス２２、MUX２４を経て、データ・キヤ
ツシユ・アレイ３０中の指定されたラインにロー
ドされる。ステツプ86では、CPU６に常駐する
デイレクトリのフラグがセツトされる。このフラ
グは、所与のデータ・リフアレンス・アドレスに
よつてアクセスされるべきデータがデータ・キヤ
ツシユ・アレイ３０に現在することを表示する。
このようにして、キヤツシユの広範な部分の初期
化が可能になる。
Ｅ 効果
本発明によれば、記憶手段の初期化を迅速に行
なうことができる。
なうことができる。
第１図はデータ処理システムのブロツク図、第
２図はデータ・キヤツシユの通常の再ローデイン
グを説明するフローチヤート、第３図はデータ・
キヤツシユ・ラインのゼロ化を説明するフローチ
ヤートである。
２図はデータ・キヤツシユの通常の再ローデイン
グを説明するフローチヤート、第３図はデータ・
キヤツシユ・ラインのゼロ化を説明するフローチ
ヤートである。
Claims (1)
- 【特許請求の範囲】 １ 命令を解読し、第１バスにデータを供給する
ためのプロセツサ手段と、第２バスにデータを供
給するためのシステム・メモリ手段と、複数のラ
インから構成されるキヤツシユ・メモリ手段とを
備えたデータ処理システムにおいて、 上記プロセツサ手段によつて解読された命令に
応答してコントロール信号を生成するためのコン
トロール手段と、 複数のアドレス指定可能な記憶セクシヨンから
構成され、上記キヤツシユ・メモリ手段の１ライ
ンに含まれるデータと同じデータ幅を有するバツ
フア手段と、 上記バツフア手段の１記憶セクシヨンに含まれ
るデータと同じデータ幅を有する上記第２バスを
介して、上記バツフア手段のアドレス指定可能な
記憶セクシヨンの１つに上記システム・メモリ手
段からのデータを導くか、又は上記キヤツシユ・
メモリ手段の１ラインに含まれるデータと同じデ
ータ幅を有する第３バスを介して、上記バツフア
手段の複数のアドレス指定可能な記憶セクシヨン
に同時に所定値データを導くかの何れかを、上記
コントロール信号に応答して行うための第１のマ
ルチプレクサ手段と、 上記第１バスを介して上記キヤツシユ・メモリ
手段に上記プロセツサ手段からのデータを導く
か、上記第３バスと同じデータ幅を有する上記バ
ツフア手段からの第４バスを介して、上記キヤツ
シユ・メモリ手段に上記バツフア手段からの複数
の記憶セクシヨンに含まれるデータを同時に導く
かの何れかを、上記コントロール信号に応答して
行うための第２のマルチプレクサ手段と を具備することを特徴とする、データ処理システ
ム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16521988A | 1988-03-08 | 1988-03-08 | |
| US165219 | 1993-12-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01233636A JPH01233636A (ja) | 1989-09-19 |
| JPH0516062B2 true JPH0516062B2 (ja) | 1993-03-03 |
Family
ID=22597965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63316622A Granted JPH01233636A (ja) | 1988-03-08 | 1988-12-16 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0332303A3 (ja) |
| JP (1) | JPH01233636A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6691210B2 (en) * | 2000-12-29 | 2004-02-10 | Stmicroelectronics, Inc. | Circuit and method for hardware-assisted software flushing of data and instruction caches |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730165A (en) * | 1980-07-29 | 1982-02-18 | Fujitsu Ltd | Random access memory |
| JPS61256421A (ja) * | 1985-05-09 | 1986-11-14 | Fuji Electric Co Ltd | 捕助記憶装置転送バツフアの初期化方式 |
| JPS63164091A (ja) * | 1986-12-26 | 1988-07-07 | Hitachi Ltd | メモリ・クリア方式 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4195341A (en) * | 1977-12-22 | 1980-03-25 | Honeywell Information Systems Inc. | Initialization of cache store to assure valid data |
| US4399506A (en) * | 1980-10-06 | 1983-08-16 | International Business Machines Corporation | Store-in-cache processor means for clearing main storage |
-
1988
- 1988-12-16 JP JP63316622A patent/JPH01233636A/ja active Granted
-
1989
- 1989-02-16 EP EP19890301501 patent/EP0332303A3/en not_active Withdrawn
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730165A (en) * | 1980-07-29 | 1982-02-18 | Fujitsu Ltd | Random access memory |
| JPS61256421A (ja) * | 1985-05-09 | 1986-11-14 | Fuji Electric Co Ltd | 捕助記憶装置転送バツフアの初期化方式 |
| JPS63164091A (ja) * | 1986-12-26 | 1988-07-07 | Hitachi Ltd | メモリ・クリア方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0332303A2 (en) | 1989-09-13 |
| JPH01233636A (ja) | 1989-09-19 |
| EP0332303A3 (en) | 1991-08-21 |
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