JPH01233636A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH01233636A JPH01233636A JP63316622A JP31662288A JPH01233636A JP H01233636 A JPH01233636 A JP H01233636A JP 63316622 A JP63316622 A JP 63316622A JP 31662288 A JP31662288 A JP 31662288A JP H01233636 A JPH01233636 A JP H01233636A
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- JP
- Japan
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- data
- bus
- cache
- data cache
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- Granted
Links
- 230000004044 response Effects 0.000 claims abstract description 6
- 239000000872 buffer Substances 0.000 description 23
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000003362 replicative effect Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0891—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using clearing, invalidating or resetting means
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Memory System (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明はデータ処理システムに関し、さらに詳しくは、
データ処理システムのための情報記憶装置の初期化に関
する。
データ処理システムのための情報記憶装置の初期化に関
する。
Ｂ、従来技術及びその問題点
データ処理システムには中央処理ユニット（ＣＰＵ）と
メモリが含まれる。メモリは、ＣＰＨに対してデータに
関する計算の実行を命じる命令を持つ。このデータはメ
モリに記憶される。メモリ中のデータは、キャッシュと
呼ばれる記憶装置に一時的に記憶することができる。
メモリが含まれる。メモリは、ＣＰＨに対してデータに
関する計算の実行を命じる命令を持つ。このデータはメ
モリに記憶される。メモリ中のデータは、キャッシュと
呼ばれる記憶装置に一時的に記憶することができる。
いくつかのプロセッサが同一のキャッシュを使用するシ
ステム、あるいは単一ＣＰＵ内のいくつかのプログラム
が同一のキャッシュを使用するシステムでは、１つのプ
ロセッサまたはプログラムがメモリまたはキャッシュに
置いたデータが、他のプロセッサまたはプログラムによ
って無意識に使われないことを確実にする必要がある。
ステム、あるいは単一ＣＰＵ内のいくつかのプログラム
が同一のキャッシュを使用するシステムでは、１つのプ
ロセッサまたはプログラムがメモリまたはキャッシュに
置いたデータが、他のプロセッサまたはプログラムによ
って無意識に使われないことを確実にする必要がある。
したがって、プロセッサまたはプログラムがメモリまた
はキャッシュを記憶用に使い始める前に、メモリまたは
キャッシュにゼロをロードすることによってメモリまた
はキャッシュを初期化することが普通に行なわれている
。
はキャッシュを記憶用に使い始める前に、メモリまたは
キャッシュにゼロをロードすることによってメモリまた
はキャッシュを初期化することが普通に行なわれている
。
本発明の目的は、データ・キャッシュ等の記憶手段の内
容を迅速に初期化するための装置を提供することにある
。
容を迅速に初期化するための装置を提供することにある
。
Ｃ０問題点を解決するための手段
本発明のデータ処理システムは、データ処理システムの
命令を解読し、かつこれらの命令の解読に応じてコント
ロール信号を出すための命令解読回路を含む。このシス
テムはさらに情報を記憶するためのメモリを含む。メモ
リはマルチプレクサに接続されている。マルチプレクサ
は、命令解読回路からのコントロール信号に応じて、バ
スからの情報または所定値の情報をメモリに伝える。
命令を解読し、かつこれらの命令の解読に応じてコント
ロール信号を出すための命令解読回路を含む。このシス
テムはさらに情報を記憶するためのメモリを含む。メモ
リはマルチプレクサに接続されている。マルチプレクサ
は、命令解読回路からのコントロール信号に応じて、バ
スからの情報または所定値の情報をメモリに伝える。
良好な実施例では、ある単一の命令が命令解読回路によ
って解読されると、マルチプレクサに対して、メモリに
所定値（ゼロ）をロードするためのコントロール信号が
伝えられる。
って解読されると、マルチプレクサに対して、メモリに
所定値（ゼロ）をロードするためのコントロール信号が
伝えられる。
別の実施例では、データ処理システムの中に、メモリ、
該メモリに接続される複数本の第１のメモリ・バス・ラ
インを有するメモリ・バス、中央処理ユニット（ＣＰＵ
）、該ＣＰＵに接続される複数本の第２のＣＰＵバス・
ラインを有するＣＰＵバス、メモリ・バス・ラインとＣ
ＰＵバス・ラインに接続されたデータ・キャッシュ、及
び該データ・キャッシュに対してメモリ・バス・ライン
又はＣＰＵバス・ラインの何れか一方から選択的に情報
を提供するコントロール回路が含まれる。
該メモリに接続される複数本の第１のメモリ・バス・ラ
インを有するメモリ・バス、中央処理ユニット（ＣＰＵ
）、該ＣＰＵに接続される複数本の第２のＣＰＵバス・
ラインを有するＣＰＵバス、メモリ・バス・ラインとＣ
ＰＵバス・ラインに接続されたデータ・キャッシュ、及
び該データ・キャッシュに対してメモリ・バス・ライン
又はＣＰＵバス・ラインの何れか一方から選択的に情報
を提供するコントロール回路が含まれる。
該コントロール回路は、さらに、メモリ・バス・ライン
を介してデータ・キャッシュに所定値の情報を提供する
ための手段を含む。この良好な実施例では、この付加的
な手段がマルチプレクサである。該マルチプレクサはメ
モリ・バスに接続されており、メモリ・バスからの情報
又は所定値の何れか一方をデータ・キャッシュに渡す。
を介してデータ・キャッシュに所定値の情報を提供する
ための手段を含む。この良好な実施例では、この付加的
な手段がマルチプレクサである。該マルチプレクサはメ
モリ・バスに接続されており、メモリ・バスからの情報
又は所定値の何れか一方をデータ・キャッシュに渡す。
Ｄ、実施例
本発明は、一連のメモリ・ロケーションを初期化するメ
カニズム、より詳しく言えば、データ・キッヤシュ・メ
モリの一部を迅速に初期化するメカニズムに関する。以
下で述べる実施例において、データ・キャッシュ・メモ
リは、システム・メモリ８からＣＰＵ６へ、またはＣＰ
Ｕ６からメモリ８へ転送されるデータを一時的に記憶す
るのに用いられる。
カニズム、より詳しく言えば、データ・キッヤシュ・メ
モリの一部を迅速に初期化するメカニズムに関する。以
下で述べる実施例において、データ・キャッシュ・メモ
リは、システム・メモリ８からＣＰＵ６へ、またはＣＰ
Ｕ６からメモリ８へ転送されるデータを一時的に記憶す
るのに用いられる。
第１図は、データ・キャッシュ・アレイ３０を含むデー
タ処理システムのブロック図である。第１図では、ＣＰ
Ｕ６が、バス１ｏを介して、データ・キャッシュ・アレ
イ３ｏへ至るマルチプレクサ（ＭｔＴＸ）２４に接続さ
れている。システム・メモリ８は、バス１２を介してＭ
ＵＸ１４へ接続され、ＭＵＸ１４は別のバス１５を介し
てデータ・キャッシュ・再ロード・バッファ２０へつな
がる。
タ処理システムのブロック図である。第１図では、ＣＰ
Ｕ６が、バス１ｏを介して、データ・キャッシュ・アレ
イ３ｏへ至るマルチプレクサ（ＭｔＴＸ）２４に接続さ
れている。システム・メモリ８は、バス１２を介してＭ
ＵＸ１４へ接続され、ＭＵＸ１４は別のバス１５を介し
てデータ・キャッシュ・再ロード・バッファ２０へつな
がる。
キャッシュ・再ロード・バッファ２０は、バス２２を介
して、データ・キャッシュ・アレイ３０へ至るＭＵＸ２
４に接続される。動作時には、バス１０がＣＰＵ６から
８バイトを並列に送る。この８バイト・バス１０を８度
複製すると、ＭＵＸ２４へ至る６４バイト人力２３が生
成される。換言すれば、１６進値１′Ａ５”がバス１０
に出力されると、入力２３には値“Ａ５Ａ５Ａ５Ａ５Ａ
５Ａ５Ａ５Ａ５”が現れる。バス１２は、システム・メ
モリ８からＭＵＸ１４へ１６バイトを並列に送る。Ｍｔ
ＪＸ１４は、さらに入力１１を持ち、その入力値はゼロ
である。ＭＵＸ１４の出力は４度複製され、６４バイト
並列バス１５を形成する。さらに、ＭＵＸ１４は、入力
１１を受けて６４バイト分のゼロを並列にバス１５に出
す。６４バイト・バス１５は、１６バイト・バス１２の
内容を４重に複製してキャッシュ・再ロード・バッファ
２０の４つのセクションの各々に供給するか、あるいは
６４バイト分のゼロを供給する。
して、データ・キャッシュ・アレイ３０へ至るＭＵＸ２
４に接続される。動作時には、バス１０がＣＰＵ６から
８バイトを並列に送る。この８バイト・バス１０を８度
複製すると、ＭＵＸ２４へ至る６４バイト人力２３が生
成される。換言すれば、１６進値１′Ａ５”がバス１０
に出力されると、入力２３には値“Ａ５Ａ５Ａ５Ａ５Ａ
５Ａ５Ａ５Ａ５”が現れる。バス１２は、システム・メ
モリ８からＭＵＸ１４へ１６バイトを並列に送る。Ｍｔ
ＪＸ１４は、さらに入力１１を持ち、その入力値はゼロ
である。ＭＵＸ１４の出力は４度複製され、６４バイト
並列バス１５を形成する。さらに、ＭＵＸ１４は、入力
１１を受けて６４バイト分のゼロを並列にバス１５に出
す。６４バイト・バス１５は、１６バイト・バス１２の
内容を４重に複製してキャッシュ・再ロード・バッファ
２０の４つのセクションの各々に供給するか、あるいは
６４バイト分のゼロを供給する。
バス１５は、キャッシュ・再ロード・バッファ２０の４
つのセクションすべてにデータを供給する。ＭＵＸ１４
への入力１１が選択されると、バス１５の内容は並゛列
の６４バイト分のゼロということになる。キャッシュ・
再ロード・バッファ２０は４個の記憶セクション２ＯＡ
、２０Ｂ、２０Ｃ及び２０Ｄを持ち１合計６４バイト幅
である。
つのセクションすべてにデータを供給する。ＭＵＸ１４
への入力１１が選択されると、バス１５の内容は並゛列
の６４バイト分のゼロということになる。キャッシュ・
再ロード・バッファ２０は４個の記憶セクション２ＯＡ
、２０Ｂ、２０Ｃ及び２０Ｄを持ち１合計６４バイト幅
である。
キャッシュ・再ロード・バッファ２０のバス２２への出
力は、並列の６４バイトになる。キャッシュ・再ロード
・バッファ２０は、システム・メモリ８からのデータま
たは値ゼロのデータをデータ・キャッシュ・アレイ３０
にロードする前に−時的に記憶する機能を果たす６キヤ
ツシユ・再ロード・バッファ２０の４つの部分２０Ａ、
２０Ｂ、２０Ｃ及び２０Ｄは、個々に、または同時に書
き込み可能である。ＭＵＸ１４とキャッシュ・再ロード
・バッファ２０の両方の動作は、コントロール・ロジッ
ク１６によって線１８を介して制御される。
力は、並列の６４バイトになる。キャッシュ・再ロード
・バッファ２０は、システム・メモリ８からのデータま
たは値ゼロのデータをデータ・キャッシュ・アレイ３０
にロードする前に−時的に記憶する機能を果たす６キヤ
ツシユ・再ロード・バッファ２０の４つの部分２０Ａ、
２０Ｂ、２０Ｃ及び２０Ｄは、個々に、または同時に書
き込み可能である。ＭＵＸ１４とキャッシュ・再ロード
・バッファ２０の両方の動作は、コントロール・ロジッ
ク１６によって線１８を介して制御される。
線１８はＭＵＸ１４に制御信号を与えて、情報源、つま
りバス１２又は入力１１のゼロを決定する。
りバス１２又は入力１１のゼロを決定する。
さらに、制御線１８上の情報によって、キャッシュ・再
ロード・バッファ２０の４つのセクション２０Ａ、２０
Ｂ、２０Ｇ及び２０Ｄの何れがバス１２からの１６バイ
トを記憶するかの指定が行なわれる。
ロード・バッファ２０の４つのセクション２０Ａ、２０
Ｂ、２０Ｇ及び２０Ｄの何れがバス１２からの１６バイ
トを記憶するかの指定が行なわれる。
あるタイプの動作中には、連続する４システム・サイク
ルにおいて、システム・メモリから受信したユニークな
データがキャッシュ・再ロード・バッファ２０の４つの
異なるセクション２０Ａ、２０Ｂ、２０Ｃ及び２０Ｄに
記憶される。別のタイプの動作中には、バス１５からデ
ータを受は取るべく、キャッシュ・再ロード・バッファ
２０の４つのセクションすべてを選択する。このような
ことが起こるのは、ＭＵＸ１４の入力１１が選択された
ときだけである。入力１１が選択されると、キャッシュ
・再ロード・バッファ２０の４つのセクション２ＯＡ、
２０Ｂ、２０Ｃ及び２０Ｄのすべてが値ゼロを同時に受
は取る。
ルにおいて、システム・メモリから受信したユニークな
データがキャッシュ・再ロード・バッファ２０の４つの
異なるセクション２０Ａ、２０Ｂ、２０Ｃ及び２０Ｄに
記憶される。別のタイプの動作中には、バス１５からデ
ータを受は取るべく、キャッシュ・再ロード・バッファ
２０の４つのセクションすべてを選択する。このような
ことが起こるのは、ＭＵＸ１４の入力１１が選択された
ときだけである。入力１１が選択されると、キャッシュ
・再ロード・バッファ２０の４つのセクション２ＯＡ、
２０Ｂ、２０Ｃ及び２０Ｄのすべてが値ゼロを同時に受
は取る。
ＣＰＵ６からのバス１０は８度複製されて１ＭＵＸ２４
への６４バイト人力２３を形成する。ＭＵＸ２４は入力
２３にて６４バイトを受は取る（バス１０のデータが反
復される）一方、バス２２の６４バイトをも受は取る。
への６４バイト人力２３を形成する。ＭＵＸ２４は入力
２３にて６４バイトを受は取る（バス１０のデータが反
復される）一方、バス２２の６４バイトをも受は取る。
コントロール・ロジック１６は線２６を介してＭＵＸ２
４を制御する。興味ある動作時には、ＭＵＸ２４のバス
２２の入力が線２６によって選択されるので、キャッシ
ュ・再ロード・バッファ２０の６４バイト出力がデータ
・キャッシュ・アレイ３０に提供される。
４を制御する。興味ある動作時には、ＭＵＸ２４のバス
２２の入力が線２６によって選択されるので、キャッシ
ュ・再ロード・バッファ２０の６４バイト出力がデータ
・キャッシュ・アレイ３０に提供される。
データ・キャッシュ・アレイ３０は６４バイトのライン
（物理的な例）を２５６個持つ。各ライン内で、６４バ
イトの各バイトはコントロール・ロジック１６からの制
御線２８を介して個々にアドレス指定可能である。さら
に、制御線２８は、バス３２に６４バイトを並列で出力
させるべくデータ・キャッシュ３０を備えさせる。
（物理的な例）を２５６個持つ。各ライン内で、６４バ
イトの各バイトはコントロール・ロジック１６からの制
御線２８を介して個々にアドレス指定可能である。さら
に、制御線２８は、バス３２に６４バイトを並列で出力
させるべくデータ・キャッシュ３０を備えさせる。
コントロール・ロジック１６は、ＣＰＵ６での命令の解
読に応じて作動する。ＣＰＵ６で命令が解読されると、
信号が線３４を経てコントロール・ロジック１６に伝え
られ、データ。キャッシュ３０及びそれに附随するハー
ドウェアを適切に作動させる。コントロール・ロジック
１６は、ＣＰＵ６またはシステム・メモリ８の何れか一
方からのデータ・キャッシュ３０へのデータのローディ
ング、またはデータ・キャッシュ内のラインのゼロ化を
統制する。
読に応じて作動する。ＣＰＵ６で命令が解読されると、
信号が線３４を経てコントロール・ロジック１６に伝え
られ、データ。キャッシュ３０及びそれに附随するハー
ドウェアを適切に作動させる。コントロール・ロジック
１６は、ＣＰＵ６またはシステム・メモリ８の何れか一
方からのデータ・キャッシュ３０へのデータのローディ
ング、またはデータ・キャッシュ内のラインのゼロ化を
統制する。
第２図を参照するに、データキャッシュの動作に影響す
る命令は、ＣＰＵ６に対して、データ・キャッシュ・ア
レイ３０からのデータの読取、または同アレイ３０への
データの書込を要求する命令、すなわちＬＯＡＤ （ロ
ード）または５ＴＯＲＥ（ストア）命令である。第２図
のステップ５０において、まずロードまたはス１−ア命
令がＣＰＵにて解読される。ステップ５２において、Ｃ
ＰＵ６は、読み取るべき、または書き込むべきデータが
データ・キャッシュ・アレイ３０にあるか否かを確かめ
る。この確認は、命令中のデータ・リファレンスに関連
するアドレスをデータ・キャッシュ・アレイ３０の既存
内容のディレクトリと比較することにより行なわれる。
る命令は、ＣＰＵ６に対して、データ・キャッシュ・ア
レイ３０からのデータの読取、または同アレイ３０への
データの書込を要求する命令、すなわちＬＯＡＤ （ロ
ード）または５ＴＯＲＥ（ストア）命令である。第２図
のステップ５０において、まずロードまたはス１−ア命
令がＣＰＵにて解読される。ステップ５２において、Ｃ
ＰＵ６は、読み取るべき、または書き込むべきデータが
データ・キャッシュ・アレイ３０にあるか否かを確かめ
る。この確認は、命令中のデータ・リファレンスに関連
するアドレスをデータ・キャッシュ・アレイ３０の既存
内容のディレクトリと比較することにより行なわれる。
該データがデータ・キャッシュ・アレイ３ｏにまだ存在
していないならば、ステップ５４でフェッチ（取出）し
なければならない。このプロセスは、データ・キャッシ
ュ・再ロードと呼ばれる。このプロセスは、システム・
メモリ８からバス１２を経由してＭＵＸＩ４にデータを
ロードし、バス１５を経由してキャッシュ・再ロード・
バッファ２０ヘロードすることからなる。連続する４シ
ステム・サイクルの間、データはキャッシュ・再ロード
・バッファ２０の異なる４個のセクション２０Ａ、２０
Ｂ、２０Ｃ及び２０Ｄにストアされ、同バッファ２ｏを
一杯にする。キャッシュ・再ロード・バッファ２ｏが一
杯になると、同バッファ２０の内容はバス２０に出され
、ＭＵＸ２４から出力される。
していないならば、ステップ５４でフェッチ（取出）し
なければならない。このプロセスは、データ・キャッシ
ュ・再ロードと呼ばれる。このプロセスは、システム・
メモリ８からバス１２を経由してＭＵＸＩ４にデータを
ロードし、バス１５を経由してキャッシュ・再ロード・
バッファ２０ヘロードすることからなる。連続する４シ
ステム・サイクルの間、データはキャッシュ・再ロード
・バッファ２０の異なる４個のセクション２０Ａ、２０
Ｂ、２０Ｃ及び２０Ｄにストアされ、同バッファ２ｏを
一杯にする。キャッシュ・再ロード・バッファ２ｏが一
杯になると、同バッファ２０の内容はバス２０に出され
、ＭＵＸ２４から出力される。
コントロール・ロジック１６は、線２８を介して、デー
タ・キャッシュ・アレイ３ｏに対して、キャッシュ・再
ロード・バッファ２０からのデータの受信及び記憶（ス
トア）を合図する。
タ・キャッシュ・アレイ３ｏに対して、キャッシュ・再
ロード・バッファ２０からのデータの受信及び記憶（ス
トア）を合図する。
ステップ５２に戻ると、データがデータ・キャッシュに
あるならば、処理は直接ステップ６０に進む。ステップ
６０では、ＬＯＡＤ命令の場合には情報がデータ・キャ
ッシュ・アレイ３０からフェッチされてＣＰＵ６に送ら
れ、また、５ＴＯＲＥ命令の場合には、ＣＰＵ６からの
情報がデータ・キャッシュ・アレイ３０にストアされる
。
あるならば、処理は直接ステップ６０に進む。ステップ
６０では、ＬＯＡＤ命令の場合には情報がデータ・キャ
ッシュ・アレイ３０からフェッチされてＣＰＵ６に送ら
れ、また、５ＴＯＲＥ命令の場合には、ＣＰＵ６からの
情報がデータ・キャッシュ・アレイ３０にストアされる
。
第３図は、ライン・ゼロ化動作のための第１図の制御回
路動作を詳述するフロー・チャートである。ステップ８
０において、データ・キャッシュ・アレイのラインをゼ
ロ化する命令がＣＰＵ６にて解読される。該命令によっ
て指示されたデータ・キャッシュ・アレイ３０中のデー
タ・アドレスがゼロにされることになる。この情報は線
３４を経てコントロール・ロジック１６に伝えられる。
路動作を詳述するフロー・チャートである。ステップ８
０において、データ・キャッシュ・アレイのラインをゼ
ロ化する命令がＣＰＵ６にて解読される。該命令によっ
て指示されたデータ・キャッシュ・アレイ３０中のデー
タ・アドレスがゼロにされることになる。この情報は線
３４を経てコントロール・ロジック１６に伝えられる。
ステップ８２では、線１１（第１図）からのゼロがＭＵ
Ｘ１４、バス１５を経てキャッシュ・再ロード・バッフ
ァ２０にロードされる。ステップ８４では、キャッシュ
・再ロード・バッファ２０の内容が、バス２２．ＭＵＸ
２４を経て、データ・キャッシュ・アレイ３ｏ中の指定
されたラインにロードされる６ステツプ８６では、ＣＰ
Ｕ６に常駐するディレクトリのフラグがセットされる。
Ｘ１４、バス１５を経てキャッシュ・再ロード・バッフ
ァ２０にロードされる。ステップ８４では、キャッシュ
・再ロード・バッファ２０の内容が、バス２２．ＭＵＸ
２４を経て、データ・キャッシュ・アレイ３ｏ中の指定
されたラインにロードされる６ステツプ８６では、ＣＰ
Ｕ６に常駐するディレクトリのフラグがセットされる。
このフラグは、所与のデータ・リファレンス・アドレス
によってアクセスされるべきデータがデータ・キャッシ
ュ・アレイ３０に現在することを表示する。このように
して、キャッシュの広範な部分の初期化が可能になる。
によってアクセスされるべきデータがデータ・キャッシ
ュ・アレイ３０に現在することを表示する。このように
して、キャッシュの広範な部分の初期化が可能になる。
Ｅ、効果
本発明によれば、記憶手段の初期化を迅速に行なうこと
ができる。
ができる。
第１図はデータ処理システムのブロック図、第２図はデ
ータ・キャッシュの通常の再ローデイングを説明するフ
ローチャート、第３図はデータ・キャッシュ・ラインの
ゼロ化を説明するフローチャートである。 出願人 インターナショナル・ビジネスマシーンズ・
コーポレーション 代理人 弁理士 頓 宮 孝 −（外１名） ＦＩＧ、 ２
ータ・キャッシュの通常の再ローデイングを説明するフ
ローチャート、第３図はデータ・キャッシュ・ラインの
ゼロ化を説明するフローチャートである。 出願人 インターナショナル・ビジネスマシーンズ・
コーポレーション 代理人 弁理士 頓 宮 孝 −（外１名） ＦＩＧ、 ２
Claims (1)
- 【特許請求の範囲】 アドレス指定可能なロケーションに情報を記憶するため
の記憶手段、 上記記憶手段に接続された、情報をアドレス指定可能な
ロケーションに導くためのコントロール手段、及び 上記コントロール手段からのコントロール信号に応じて
、情報バスからの情報又は所定値の情報の何れかを上記
記憶手段に伝えるためのマルチプレクサ手段 を含む、メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16521988A | 1988-03-08 | 1988-03-08 | |
| US165219 | 1988-03-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01233636A true JPH01233636A (ja) | 1989-09-19 |
| JPH0516062B2 JPH0516062B2 (ja) | 1993-03-03 |
Family
ID=22597965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63316622A Granted JPH01233636A (ja) | 1988-03-08 | 1988-12-16 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0332303A3 (ja) |
| JP (1) | JPH01233636A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6691210B2 (en) * | 2000-12-29 | 2004-02-10 | Stmicroelectronics, Inc. | Circuit and method for hardware-assisted software flushing of data and instruction caches |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730165A (en) * | 1980-07-29 | 1982-02-18 | Fujitsu Ltd | Random access memory |
| JPS61256421A (ja) * | 1985-05-09 | 1986-11-14 | Fuji Electric Co Ltd | 捕助記憶装置転送バツフアの初期化方式 |
| JPS63164091A (ja) * | 1986-12-26 | 1988-07-07 | Hitachi Ltd | メモリ・クリア方式 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4195341A (en) * | 1977-12-22 | 1980-03-25 | Honeywell Information Systems Inc. | Initialization of cache store to assure valid data |
| US4399506A (en) * | 1980-10-06 | 1983-08-16 | International Business Machines Corporation | Store-in-cache processor means for clearing main storage |
-
1988
- 1988-12-16 JP JP63316622A patent/JPH01233636A/ja active Granted
-
1989
- 1989-02-16 EP EP19890301501 patent/EP0332303A3/en not_active Withdrawn
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730165A (en) * | 1980-07-29 | 1982-02-18 | Fujitsu Ltd | Random access memory |
| JPS61256421A (ja) * | 1985-05-09 | 1986-11-14 | Fuji Electric Co Ltd | 捕助記憶装置転送バツフアの初期化方式 |
| JPS63164091A (ja) * | 1986-12-26 | 1988-07-07 | Hitachi Ltd | メモリ・クリア方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0332303A2 (en) | 1989-09-13 |
| EP0332303A3 (en) | 1991-08-21 |
| JPH0516062B2 (ja) | 1993-03-03 |
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