JPS5918738B2

JPS5918738B2 - 割込みシステム

Info

Publication number: JPS5918738B2
Application number: JP55060769A
Authority: JP
Inventors: ジヨエル・シ−・ライニガ; フロイド・ア−ル・ブリス; ピ−タ−・テイ・フエアチヤイルド
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1979-06-21
Filing date: 1980-05-09
Publication date: 1984-04-28
Also published as: IT1148827B; JPS564846A; IT8021992A0; US4279016A; BR8003879A

Description

【発明の詳細な説明】〔本発明の技術分野〕本発明はコンピュータ・システム及びプリフニツチ・マ
イクロプロセッサ・システムのための割込み機構に関し
、具体的には不成功ブランチ命令に加えて読出し命令及
び書込み命令に続き割込みを処理することができる割込
みシステムに関する。

〔背景の技術〕外部の源及びマイクロプロセツサ間の通
信は、典型的にはその外部源及びマイクロプロセツサに
よつて制御される。

マイクロプロセツサ・システムの１つの形式は、命令プ
リフエツチ形マイクロプロセツサであり、その場合、マ
イクロプロセツサはマイクロ命令を１又は２サイクルで
処理する。マイクロ命令が記憶装置からフエツチされる
場合、現在の命◆の実行中次のマイクロ命令がフエツチ
されるように行なわれる。そのようなプリフエツチ形マ
イクロプロセツサ・システムにおいて、外部源からの割
込みは、典型的には或る種の命令の間マスク又は禁止さ
れた。

マイクロプロセツサ命令は演算論理命令、入出力（／Ｏ
）命令、記憶読出し命令、記憶書込み命令、ブランチ命
令を含む。マイクロプロセツサ・プリフエツチ・システ
ムの性質により、これまで開発されたシステムは、記憶
読出し命令、記憶書込み命令、ブランチ命令の間、割込
みが処理されるのを禁止した。このようなシステムは、
外部１／Ｏ周辺装置からそのような割込みが生じた時、
処理が遅くなるという欠点を有した。斯て命令プリフエ
ツチの能力が効率的な割込み処理及び応答と結合した、
命令プリフエツチ・マイクロプロセツサ・システムと共
に使用することのできる割込み処理システムの必要性が
生じるに至つた。

更に、演算及び論理ユニツトの状況ビツト及びページ情
報が、割込み処理が完了するまで外部割込みの間保持さ
れ、その保存されたデータがプロセツサへ復元されるよ
うな割込みシステムの必要性が生じるに至つた。更に、
効率の少ないソフトウエアの使用をやめて外部割込みを
迅速に処理することのできる命令プリフエツチ形マイク
ロプロセツサ割込みシステムの必要性が生じるに至つた
。〔本発明の要約〕本発明に従つて、命令プリフエツチ形マイクロプロセツ
サのための割込みシステムが提供される。

この割込みシステムは、サイクル動作するマイクロプロ
セツサとデータ及び命令を記憶する記憶ユニツトとを含
むデータ処理システムで実施される。プロセツサは、ペ
ージ情報を含む命令に応答し、且つプロセツサ・プログ
ラムの間に指定された動作を実行するようにアクセスさ
れる。プロセツサは関連した状況ビツトを有する演算論
理ユニツトを含む。複数の周辺装置から来てプロセツサ
によつて受取られた割込み要求を処理するため、プロセ
ツサと関連した割込み装置が設けられている。システム
はプリフエツチ・モードで動作する。即ち、その場合、
現在の命令が実行されている間に、次に続く命令のアド
レスが記憶ユニツトからフエツチされる。割込みシステ
ムは、一連の命令中プリフエツチされるべき次の命◆の
アドレスを保持するため、記憶ユニツトへ接続された命
令アドレス・レジスタを含む。記憶アドレス・レジスタ
が設けられている。これは現在の命令の実行中次に続く
命令のアドレスを保持するため命令アドレス・レジスタ
及び記憶ユニツトへ接続されている。複数の周辺装置の
１つから割込み要求を受取つてそれを記憶する第１のラ
ツチが設けられている。第２のラツチが記憶ユニツトへ
接続されており、これはマイクロプロセツサからの命令
によつて制御される。複数の周辺装置の１個から割込み
要求が生じた時、割込みリンク・レジスタは命令アドレ
ス・レジスタの値及びページ情報及び演算論理ユニツト
の状況ビツトを記憶する。更に、システムは割込み要求
が第１ラツチによつて記憶された後の最初のサイタルの
間にプリフエツチされるべき次の命令へ命令アドレス・
レジスタが更新されるのを禁止するため、第１及び第２
ラツチへ接続された割込み回路を含む。成功ブランチ動
作の完了まで割込み回路の動作を禁止するため、第１及
び第２ラツチに接続され、命令アドレス・レジスタに記
憶された次の命令から生じる成功ブランチ動作に応答す
る回路が設けられている。更に、第１及び第２ラツチに
接続され、記憶ユニツトにデータが記憶されたことに応
答して、データ記憶サイクルの完了まで、割込み回路の
動作を禁止する回路が設けられている。本発明の他の特
徴に従えば、割込み回路は、マイクロプロセツサの次の
サイクルで使用する割込みアドレスを記憶アドレス・レ
ジスタへ強制して、記憶ユニツトから割込みルーチン中
の最初の命令をアクセスできるようにする。

更に、割込み回路は、プロセツサによつて割込みが実行
された時に存在する命令アドレス、ページ値、演算論理
ユニツトの状況ビツトを割込みリンク・レジスタ中に保
存させ且つ復元させる。更に、割込み回路は、ページ情
報及び演算論理ユニツトの状況ビツトをゼロヘリセツト
させ、且つ固定したアドレスを命令アドレス・レジスタ
へ強制する。〔実施例の説明〕第１図を参照すると、そこには命令プリフエツチ・マイ
クロプロセツサの主たるデータ・フロー素子及びその接
続態休が示される。

小さな例外を除けば、この図に示されるマイクロプロセ
ツサ構成は米国特許第４０３８６４２号の第１７図に示
されるものと同じである。マイクロプロセツサは１０で
示され、プログラム命令及びデータを記憶する主記憶ユ
ニツト１２を含む。プログラムは、主記憶ユニツト１２
から順次にその命令を読出し、これらの命令を１時に１
個宛線１６を介して命令レジスタ１４へ置くことによつ
て実行される。マイクロプロセツサ１０は命令レジスタ
１４へ１６ビツト命令を入れることによつて制御される
。その命令のビツトＯ〜２は命令モードを限定する。モ
ード０，１，２は演算及ひ論理命令のために使用される
。モード３は入出力命令のために使用される。記憶装置
の読出し書込み命令は２つのサイクルを必要とし、モー
ド４及び５を利用する。モード６及び７はブランチ命令
のために使用される。命令レジスタ１４にある１６ビツ
ト命◆の命令コード部分は、マイクロプロセツサ１０内
で必要な制御信号を発生するためデコーダ１８によつて
利用される。クロツク・タイミング発生器２０は発振器
２２によつて駆動され、デコーダ１８へクロツク信号を
与える。成功ブランチ（Ｓｕｃｃｅｓｆｕｌｂｒａｎｃ
ｈ）形の命令を除いて、次の命令のアドレスは命令アド
レス・レジスタ（ＩＡＲ）２４中に存在する。

命令レジスタ１４中の現命令の実行中、ＩＡＲ２４中の
次の命令アドレスは線２８を介して記憶アドレス・レジ
スタ（ＳＡＲ）２６へセツトされる。それは線３０を介
して主記憶ユニツト１２中の次の命令をアドレスするた
めである。命令レジスタ１４は線３１を介してＳＡＲ２
６へ接続される。ＳＡＲ２６中のアドレスは現命令の実
行中主記憶ユニツト１２へ転送され、次の命令のプリフ
エツチに利用される。換言すれは、次の命令は現命令が
実行されている同じサイクルでフエツチされる。ＳＡＲ
２６中のアドレスが線３０を介して主記憶ユニツト１２
へ転送される時、そのアドレスは線３４を介して増進器
３２によつて増進される。増進されたアドレスはＡＲ２
４へセツトされ、次に続く命令のアドレスをその中に形
成する。もし成功ブランチ形の命令が命令レジスタ１４
中にセツトされていれば、次の命令をフエツチするため
、命令レジスタ１４、命令によつてアドレス可能なデー
タ・アドレス・レジスタ（ＤＡＲ）４０又は補助データ
・アドレス・レジスタ（ＡＵＸＤＡＲ）６０から線４２
を介してＳＡＲ２６へブランチ・アドレスが与えられる
。

もし元のブランチ点への戻りが後に望まれるならば、こ
の時点で、ＡＲ２４の内容が線４８を介してリンク１レ
ジスタ４６へ置かれる。それはブランチが生じたプログ
ラム地点に続く次の命令へ後に戻ることを可能にするた
めである。リンク２レジスタ５０が線５２を介してリン
ク１レジスタ４６へ接続される。リンク３レジスタ５４
は線５６を介してリンク２レジスタ５０へ接続される。
リンク２レジスタ５０及びリンク３レジスタ５４は、複
数のブランチ・アドレスを記憶する手段となる。主記憶
ユニツト１２からデータを読出し又はそこへデータを書
込むため、記憶ユニツトのアドレス（記憶アドレス）は
ＤＡＲ４Ｏ又はＡＵＸＤＡＲ６Ｏから得られる。

これらは線６２及び６４を介して相互に接続される。Ｄ
ＡＲ４Ｏ又はＡＵＸＤＡＲ６Ｏの適当な１つからの記憶
アドレスは、線４２を介してＳＡＲ２６へセツトされる
。同時に、この記憶アドレスは線６６を介して増進器３
２によつて増進され、増進されたアドレスはＤＡＲ４Ｏ
及びＡＵＸＤＡＲ６Ｏの１つへ戻されてよい。増進され
ないアドレスはそのＤＡＲから得られたのである。従つ
て、ＤＡＲ４Ｏ及びＡＵＸＤＡＲ６Ｏは、ＩＡＲ２４が
命令のためにアドレス機能を与えるのと同じように、デ
ータのためにアドレス機能を与えることが分る。マイク
ロプロセツサ１０は３本の主たるバスを介して外部源と
通信する。これらのバスはデータ・バス・イン（ＤＢＩ
）７０、データ・バス・アウト（ＤＢＯ）７２、アドレ
ス・バス・アウト（ＡＢＯ）７４である。アドレス・バ
ス・アウト７４は命令レジスタ１４から複数ビツト・コ
ードを与える。このコードは、データ・バス・イン７０
上に置かれるデータを有する外部レジスタ又は回路素子
、又はデータ・バス・アウト７２上に存在するデータを
受取る外部レジスタ又は回路素子を選択するために使用
される。データ・バス・イン７０から受取られた入来デ
ータはＡレジスタ７６及ひＢレジスタ７８へセツトされ
る。

次いで、Ａレジスタ７６及びＢレジスタ７８にセツトさ
れたデータは、バス８０を介して主記憶ユニツト１２へ
直接に与えられるか、線８４及び８６を介して演算論理
ユニツト（ＡＬＵ）８２へ与えられることによつて最終
的に線９０を介して局部記憶ユニツト８８へ与えられて
よい。局部記憶ユニツト８８はアドレス可能なワーキン
グ・レジスタのスタツクであつて、マイクロプロセツサ
１０によつて処理されているデータ又はオペランドを一
時的に保持する。局部記憶ユニツト８８は、線９４を介
して命令レジスタ１４に存在している命令の適当なアド
レス・フイールドによつてアドレスされる。典型的なＲ
Ｒ形式の動作については、命◆は局部記憶ユニツトの２
つのアドレス・フイールドを含む。それらのアドレス・
フイールドの各々は、動作に関与する２つのオペランド
の各々に対応する。局部記憶ユニツト８８中に含まれる
データ又はオペランドは、線１００を介してアセンブラ
回路９８へ読出され、線１０２及び１０４を介してＡレ
ジスタ７６又はＢレジスタ７８へセツトされる。

命令レジスタ１４は線１０６を介してアセンブラ９８へ
接続される。アセンブラ９８は前記の米国特許や特開昭
５４−１８６４０号公報にも記載されているように、複
数の入力のうちの選択された入力を通過させるマルチプ
レクサとして働く。例えば算術加算命令の場合、Ａレジ
スタ７６の内容はＡＬＵ８２によつてＢレジスタ７８の
内容へ加算され、その結果は局部記憶ユニツト８８へ戻
される。他方、命令レジスタ１４の適当な命令によつて
、Ａレジスタ７６及びＢレジスタ７８の内容はデータ・
バス・アウト７２の上に置かれ、マイクロプロセツサ１
０が接続されているハードウエアのレジスタへ転送され
ることができる。更に、Ａレジスタ７６及びＢレジスタ
７８の内容は、適当な命令によりパス８０を介して主記
憶ユニツト１２へ転送されてよい。データが主記憶ユニ
ツト１２から読出される時、それはアセンブラ９８を介
してＡレジスタ７６及びＢレジスタ７８へ与えられる。

次いでデータはＡＬＵ８２を介して局部記憶ユニツト８
８へ与えられるか、データ・バス・アウト７２上に置か
れてよい。命令レジスタ１４へセツトされた各々の命令
は命令コード・フイールドを含む。

この命令コードは、線１１０を介してデコーダ１８へ与
えられる。デコーダ１８は線１１２を介してクロツク・
タイミング発生器２０からＴ。−Ｔｌｌクロツク・タイ
ミング信号を受取る。デコーダ１８は命令コードを解読
し、適当な時点に各種のデータ・フロー制御ゲート及び
適当なレジスタへ適当な制御信号を与える。それは、そ
の特定の命令のために、マイクロプロセツサ１０中でデ
ータ又はオペランドの所望の移動が起るようにするため
である。適当な場合、デコーダ１８は適当な信号をＡＬ
Ｕ８２へ与え、加算、減算又はその他の論理機能を実行
するように命じる。ＡＬＵ８２に関連してＡＬＵ状況ラ
ツチ１２０，１２２，１２４が線１２６を介してＡＬＵ
８２へ接続される。

ＡＬＵ状況ラツチ１２０，１２２，１２４は、桁上げつ
き加算が必要である場合、４ビツトより多いビツトによ
つて表わされた数の加算を可能とし、ＡＬＵ８２の動作
の結果をテストしてブランチ命令をとらせる機構を与え
る。デコーダ１８は線１４８を介してブランチ・アンド
・リンク命令を発生し、線１５０を介してリターン命令
を発生し、線１５２を介して割込み能動命令を発生する
。これらの命令は全てプロセツサ割込み処理論理制御回
路１４０へ印加される。デコーダ１８は線１６０を介し
てページ・ラツチ１６２へ命令を発生する。ページ・ラ
ツチ１６２はビツトＤ，Ｉ，Ｘｌ，Ｘ２，Ｘ３，Ｘ４，
Ｘ５を有する〇ベージ・ラツチ１６２は線１６３を介し
て出力をリンク１レジスタ４６へ印加する。本発明の重
要な特徴は、後に第２図を参照して説明するプロセツサ
割込み処理論理制御回路１４０である。

プロセツサ割込み処理論理制御回路１４０は、マイクロ
プロセツサ１０と関連した周辺装置（図示せず）から線
１４２を介して外部割込み要求信号を受取る。

プロセツサ割込み処理論理制御回路１４０は、発振器２
２から線１４４を介して入力を受取り、クロツク・タイ
ミング発振器２０から線１４６を介して入力を受取る。
ページ・ラツチ１６２及びＡＬＵ状況ラツチ１２０，１
２２，１２４の出力は線１６５及び１６６を介してＡＮ
Ｄ回路１６７へ印加される。

ＡＮＤ回路１６７は、線１６８を介して行なわれる割込
み処理論理制御回路１４０の制御の下で、上記ページ・
ラツチ及びＡＬＵ状況ラツチのビツトを割込みリンク・
レジスタ（ＩＬＲ）１７０へセツトする。次いで、プロ
セツサ割込み処理論理制御回路１４０は線１６４を介し
てページ・ラツチＡＬＵ状況ラツチ・りセツト信号を発
生する。このりセツト信号はページ・ラツチ１６２及び
ＡＬＵ状況ラツチ１２０，１２２，１２４へ印加される
。プロセツサ割込み処理論理制御回路１４０は、線１９
０上に外部制御回路への「割込み許容」信号を発生し、
且つ線１９２上に「ＳＡＲを記憶ロケーシヨン００８へ
強制する」信号を発生する。この信号はＳＡＲ２６へ印
加される。ＩＡＲ２４の出力は線２８を介してＡＮＤ回
路１７２へ印加される。

ＡＮＤ回路１７２は線１７４を介してプロセツサ割込み
処理論理制御回路１４０によつて発生された「ＩＡＲを
割込みリンク・レジスタヘセツトする」信号を受取る。
それはＡＲ２４の内容をＩＬＲｌ７Ｏへ印加するためで
ある。割込みルーチンが完了し、マイクロプロセツサ１
０が制御をメイン・プログラムへ戻した後に、リターン
命令はＩＬＲｌ７Ｏの出力をＡＮＤ回路１８４へ印加さ
せる。

更に、ＡＮＤ回路１８４は線１８６を介してプロセツサ
割込み処理論理制御回路１４０によつて発生された「割
込み前の状況復元」信号を受取る。ＡＮＤ回路１８４の
出力は線１８０を介してページ・ラツチ１６２，ＳＡＲ
２６，ＡＬＵ状況ラツチ１２０，１２２，１２４の内容
を割込み前の値へ復元する。更に、プロセツサ割込み処
理論理制御回路１４０は、線１９４を介して「リンク・
レジスタからＳＡＲへのゲート禁止」信号を発生する。
この信号はＡＮＤ回路１９６へ印加され、リンク１レジ
スタ４６の内容が線１９８を介してＳＡＲ２６へセツト
されるのを禁止する。第２図を参照すると、そこにはプ
ロセツサ割込み処理論理制御回路１４０が示される。

前述した構成要素と同じものには同じ番号が使用される
。命令レジスタ１４へ割込み能動命令がロードされると
デコーダ１８の動作により、線１５２を介して割込み能
動信号が発生され、割込み能動ラツチ２１２をセツトす
るためそこへ印加される。更に、割込み能動ラツチ２１
２はクロツク・タイミング発生器２０からＴ４クロツク
信号を受取る。外部割込み要求信号は線１４２を介して
割込み要求ラツチ２１４へ印加され、更に線１４４を介
して発振器２２によつて発生されたクロツク信号がそこ
へ印加される。割込み要求ラツチ２１４は、例えば内部
りセツト能力を持たないデユアルＤ正端トリガ・フリツ
プ・フロツプより構成されていてよいＯ割込み要求ラツ
チ２１４及び割込み能動ラツチ２１２の出力は、線２１
８及び２２０を介してＡＮＤ回路２１６へ印加される。

割込み要求ラツチ２１４は外部割込み要求信号がない場
合でも自動的にりセツトされず、後述するりセツト信号
によつてりセツトされる。割込み要求ラツチ２１４をセ
ツトするため外部割込み要求信号が生じた時に、もし割
込み能動ラツチ２１２がセツトされなければ、割込み能
動ラツチ２１２をセツトするため割込み能動信号が発生
されるまで、割込み要求ラツチ２１４はセツトされたま
まである。ＡＮＤ回路２１６の出力は、時間Ｔ。

でクロツクされる割込み有効ラツチ２２６へ印加される
。更に、ＡＮＤ回路２１６の出力は、先行する動作中ク
ロツクが停止されていれば、マイクロプロセツサ１０の
クロツクを再スタートさせる。このクロツクは、マイク
ロプロセツサ１０が持ち状態にある間は停止されている
。割込み有効ラツチ２２６の出力は、Ｔ２クロツク信号
を受取るＡＮＤ回路２３０へ印加される。

もしマイクロプロセツサ１０が成功ブランチ動作を実行
していないか、メモリ・データ・サイクルを実行してい
なければ、成功ブランチ信号及びメモリ・データ・サイ
クル信号がＡＮＤ回路２３０へ印加される。次いで、Ａ
ＮＤ回路２３０の出力は、線２３６を介して割込みモー
ド・ラツチ２３２及び「次命令割込み及びＩＡＲ更新」
ラツチ２３４をセツトする。マイクロプロセツサ１０の
モード４及びモード５の動作は、命令フエツチ及びデー
タのためのメモリ参照（フエツチ又は記憶）を必要とす
る。もしマイクロプロセツサ１０がメモリ・データ・サ
イクル又は成功ブランチを実行していなければ、クロツ
ク時間Ｔ２において割込みモード・ラツチ２３２及び「
次命令割込み及びＩＡＲ更新」ラツチ２３４がセツトさ
れ、現命令が実行されている間にフエツチされている命
令は失われ、命令アドレス・レジスタ２４は依然として
次の順次の命令を指すことになる。割込みモード・ラツ
チ２３２の出力は、線２３８を介して、「ブランチ及び
リンク及びリターン」制御回路２４０へ印加される。

割込みルーチンが完了した時、「ブランチ及びリンク及
びリターン」制御回路２４０は線１８６を介して「割込
み前状況復元」信号を発生し、且つ線１９４を介して「
リンク・レジスタからＳＡＲへのゲート禁止」信号を発
生する。更に、線２４２を介して割込みモード・ラツチ
２３２へ印加されるりセツト信号が［ブランチ及びリン
ク及びリターン」制御回路２４０によつて発生される。
「ブランチ及びリンク及びリターン」制御回路２４０の
詳細は第３図を参照して後に説明される。１次命令割込
み及びＡＲ更新」ラツチ２３４の出力は、Ｔ６クロツク
信号を受取るＡＮＤ回路２４６へ印加される。

もしマイクロプロセツサ１０が記憶命令の第１サイクル
になければ、「記憶命＋第１サイクル」信号がＡＮＤ回
路２４６へ印加される。次いでＡＮＤ回路２４６の出力
は、Ｔ６クロツク信号を受取る割込みサイクル・ラツチ
２５０をセツトする。もしマイクロプロセツサ１０が記
憶動作の第１サイクルにあれば、このサイクルは完了さ
れなければならず、従つて割込みサイクル・ラツチ２５
０はセツトされない。割込みサイクル・ラツチ２５０の
出力は線１９０を介して外部制御回路への「割込み許容
」信号を発生し、更にＡＮＤ回路２６０，２６２，２６
４，２６６，２６８へ入力を印加する。ＡＮＤ回路２６
０はＴ６クロツク信号を受取つてりセツト信号を発生す
る。

このりセツト信号は線２７２を介して割込み有効ラツチ
２２６、割込み要求ラツチ２１４、割込み能動ラツチ２
１２へ印加される０割込み能動ラツチ２１２はりセツト
信号が受取られた後直ちにりセツトされる。クロツク時
間ＴｌＯで、ＡＮＤ回路２６２は線１７４を介して「Ｉ
ＡＲをＬＲへセツトする」信号を発生する。それはＩＡ
Ｒ２４の内容をＩＬＲｌ７Ｏへセツトするためである（
第１図）。クロツク時間Ｔ。でＡＮＤ回路２６４は線１
６８を介して「ページ・ラツチ及び状況ラツチのビツト
をリンク・レジスタヘセツトする」信号を発生する。ク
ロツク時間Ｔ１で、ＡＮＤ回路２６６は線１６４を介し
て「ページ・ラツチ及び状況ラツチのビツトをりセツト
する」信号を発生する。この信号は、ページ・ラツチ１
６２及びＡＬＵ状況ラツチ１２０，１２２，１２４へ印
加される（第１図）。クロツク時間Ｔ１〜Ｔ４で、ＡＮ
Ｄ回路２６８は線１９２を介してＳＡＲ２６（第１図）
に含まれる値を主記憶ユニツト１２の記憶ロケーシヨン
００８の値へ強制する。第３図を参照すると、そこには
「ブランチ及びリンク及びリターン」制御回路２４０（
第２図）が示される。

割込みモード・ラツチ２３２（第２図）の出力は線２３
８を介してＡＮＤ回路３００へ印加される。デコーダ１
８（第１図）からの「ブランチ・アンド・リンク」命令
は、線１４８を介してＡＮＤ回路３００，３０２，３０
４へ印加される。割込み要求の後に、ブランチ・アンド
・リンク命令が最初に発生されて、クロツク時間Ｔ６に
なると、ＡＮＤ回路３００は「ラツチ・リンク１」３０
６をセツトするための出力を発生する。「ラツチ・リン
ク１」３０６の出力は線３１０を介してＡＮＤ回路３０
２へ印加される。クロツク時間Ｔ４で、もし第２のブラ
ンチ・アンド・リンク命令がデコーダ１８（第１図）に
よつて発生されると、ＡＮＤ回路３０２は「ラツチ・リ
ンク２」３１２をセツトする出力を発生する。「ラツチ
・リンク２」３１２の出力は線３１４を介してＡＮＤ回
路３０４へ印加される。クロツク時間Ｔ２で、もし第３
のブランチ・アンドリンク命令がデコーダ１８（第１
図）によつて発生されると、ＡＮＤ回路３０４の出力は
「ラツチ・リンク３」３１６をセツトする。「ラツチ・
リンク１」３０６のセツト前では、クロツク時間Ｔ２及
びＴ４において、［ラツチ・リンク２」３１２及び「ラ
ツチ・リンク３」３１６はセツトされない。なぜならば
、これらラツチ・リンクのセツトは「ラツチ・リンク１
」３０６が前にセツトされたかどうかに依存しているか
らである。「ラツチ・リンク１」３０６，「ラツチ・リ
ンク２」３１２，「ラツチ・リンク３」３１６がセツト
された時、それらは割込みル−チッで使用されたリンク
・レジスタ（リンク１レジスタ４６、リンク２レジスタ
５０、リンク３レジスタ５４）の数を示す（第１図）。
リターン命令が線１５０を介してデコーダ１８によつて
発生された時（第１図）、ラツチ・リンクの内容が質問
される。

タロツク時間Ｔ２で、もし割込みモード・ラツチ２３２
（第２図）がセツトされていて、線２３８上の出力がＡ
ＮＤ回路３４０へ印加され、「ラツチ・リンク１」３０
６がセツトされていなくて、その出力が線３３６を介し
てＡＮＤ回路３４０へ印加され、リターン命令信号が存
在して、それが線１５０を介してＡＮＤ回路３４０へ印
加されるならぱ、ＡＮＤ回路３４０は線１８６を介して
「割込み前状況復元」信号を発生する。タロツク時間Ｔ
４でもし「ラツチ・リンク１」３０６，「ラツチ・リン
ク２」３１２，「ラツチ・リンク３」３１６がセツトさ
れていなけれは、ＡＮＤ回路３４２は線２４２を介して
割込みモード・ラツチ２３２へのりセツト信号を発生す
る（第２図）。「ラツチ・リンク１」３０６，「ラツチ
・リンク２」３１２，「ラツチ・リンク３」３１６をり
セツトするためには、デコーダ１８によつて発生された
リターン命令信号が、線１５０を介してＡＮＤ回路３２
２，３２４，３３０へ印加される。

クロツク時間Ｔ６で、もし「ラツチ・リンク２」３１２
がセツトされておらず、リンク２レジスタ５０及びリン
タ３レジスタ５４（第１図）が現在割込みルーチンによ
つて使用されていないことが示されると、ＡＮＤ回路３
２２の出力は線３２６を介してりセツト信号を発生する
。それは、「ラツチ・リンク１」３０６をりセツトする
ためである。クロツク時間Ｔ８で、もし「ラツチ・リン
ク３」３１６が前にセツトされておらず、リンク３レジ
スタ５４（第１図）が現在割込みルーチンによつて使用
されていないことが示されると、ＡＮＤ回路３３４の出
力は線３２８を介して「ラツチ・リンク２」３１２をり
セツトする。クロツク時間ＴｌＯで、リターン命令が線
１５０を介してＡＮＤ回路３３０へ印加されると、ＡＮ
Ｄ回路３３０はりセツト信号を発生し、そのりセツト信
号は線３３２を介して「ラツチ・リンク３」３１６へ印
加される。それによつて「ラツチ・リンク３」３１６は
りセツトされる。「ラツチ・リンク１」３０６の出力は
線３３６を介してＡＮＤ回路３３８へ印加される。ＡＮ
Ｄ回路３３８は、線２３８を介して割込みモード・ラツ
チ２３２（第２図）の出力を受取り、線１５０を介して
リターン命令信号を受取る。もし「ラツチ・リンク１」
３０６がりセツトされていれば、ＡＮＤ回路３３８は線
１．９４を介して「リンク・レジスタからＳＡＲ′＼の
ゲート禁止」信号を発生する。従つて、「ブランチ及び
リンク及びリターン」制御回路２４０（第３図）は、「
ラツチ・リンク１」３０６，「ラツチ・リンク２」３１
２，「ラツチ・リンク３」３１６をセツトすることによ
つて、受取られた「ブランチ・アンド・リンク」命令の
数をカウントするように機能することが分る。

リターン命令が与えられると、「ラツチ・リンク１」３
０６，「ラツチ・リンク２」３１２，「ラツチ・リンク
３」３１６は後続するリターン命令でりセツトされる。
この構成によつて、無限の数のブランチ・アンド・リン
ク命令及びリターン命令を実行することができる。「ブ
ランチ及びリンク及びリターン」制御回路２４０は、ブ
ランチ・アンド・リンク命令の数がリターン命令の数よ
りも３を越えて大きくならない限り、セツトされた「ラ
ツチ・リンク月３０６，［ラツチ・リンク２」３１２，
「ラツチ・リンタ３」３１６の数をカウントする。ブラ
ンチ・アンド・リンク命令の数がリターン命令の数に等
しい時、リンク１レジスタ４６、リンク２レジスタ５０
、リンク３レジスタ５４（第１図）は割込みルーチンの
始めに主記憶ユニツト１２に記憶されたデータを再びロ
ードされることができる。「ラツチ・リンク１」３０６
，「ラツチ・リンク２」３１２，「ラツチ・リンク３」
３１６の全てがりセツトされると、次のリターン命令は
ＩＬＲｌ７Ｏ（第１図）の内容を、情報が最初に置かれ
ていたマイクロプロセツサ１０のページ・ラツチ１６２
，ＡＬＵ状況ラツチ１２０，１２２，１２４，ＳＡＲ２
６（第１図）へセツトせしめる。

次いで、マイクロプロセツサ１０は割込みが生じたプロ
グラム地点で処理を再開する。従つて、リンク１レジス
タ４６、リンク２レジスタ５０、リンク３レジスタ５４
は割込みルーチン中で再び使用されることができる。こ
れらレジスタへのロードは、割込みルーチン中でブラン
チ・アンド・リンク命令及びリターン命令の数を計数す
る「ブランチ及びリンク及びリターン」制御回路２４０
の動作に影響を及ぼさない。本発明の動作を要約すると
、マイクロプロセツサ１０に関連した周辺装置から、外
部割込み要求信号によつて割込みが生じると、命令アド
レス・レジスタ（ＩＡＲ）２４の内容、ページ・ラツチ
１６２に記憶されたページ情報、及びＡＬＵ状況ラツチ
１２０，１２２，１２４中のＡＬＵ状況ビツトが保存さ
れ割込みリンク・レジスタ（ＩＬＲ）１７０（第１図）
へセツトされる。

割込みモード又は割込みサブルーチン中で、ブランチ・
アンド・リンク命令を実行できることが望ましいので、
リンク１レジスタ４６、リンク２レジスタ５０、リンク
３レジスタ５４の内容が保存され、これらレジスタが空
にされなければならない。上記の保存は、例えばリンク
記憶命令を実行することによつて達成される。割込みが
取られた時、割込みモード・ラツチ２３２（第２図）が
セツトされ、ＬＲｌ７Ｏの内容がマイクロプロセツサ１
０のレジスタ及びラツチへ復元されるまでセツトされた
ままになつている。

割込み要求が発生する前には、上記情報は上記レジスタ
及びラツチへ保持されていた。リンク１レジスタ４６、
リンク２レジスタ５０、リンク３レジスタ５４の１個又
はそれ以上にあるデータが主記憶ユニツト１２（第１図
）に記憶された時、これらレジスタは割込みルーチン中
で使用されてよい。ブランチ・アンド・リンク命令が実
行されており、割込みモード・ラツチ２３２（第２図）
がセツトされている時、「ブランチ及びリンク及びリタ
ーン」制御回路２４０の動作は、「ラツチ・リンク１」
３０６，「ラツチ・リンク２」３１２，［ラツチ・リン
ク３」３１６（第３図）をセツトせしめ、これらはブラ
ンチ・アンド・リンク命令によつてデータを満たされた
リンク１レジスタ４６、リンク２レジスタ５０、リンク
３レジスタ５４等の数を示す。リターン命令がデコーダ
１８（第１図）を介して与えられた時、「ラツチ・リン
ク１」３０６，「ラツチ・リンク２」３１２，「ラツチ
・リンク３」３１６はデータを充たされたリンク１レジ
スタ４６、リンク２レジスタ５０、リンク３レジスタ５
４の数を示すが、それは調整されて残りのリンク１、リ
ンク２、リンク３のレジスタを示すことになる。

従つて、「ブランチ及びリンタ及びリターン」制御回路
は不定数のブランチ・アンド・リンタ命令及びリターン
命令を実行できるようにし、ブランチ・アンド・リンク
命令の数がリターン命令の数よりも３を超えて大きくな
らない限り、リンク１レジスタ４６、リンク２レジスタ
５０、リンク３レジスタ５４等の数を決定することがで
きる。ブランチ・アンド・リンク命令の数がリターン命
令の数に等しい時、外部割込み要求を受取る前に、リン
ク１、リンク２、リンタ３のレジスタ４６，５０，５４
は主記憶ユニツト１２に記憶されたデータを再びロード
されてよい。本発明の重要な特徴は、リンク記憶命令及
びリンク・ロード命令が、リンク１、リンク２、リンク
３のレジスタ４６，５０，５４にデータが充たされてい
ることを示す「ラツチ・リンク１」３０６，［ラツチ・
リンク２」３１２，［ラツチ・リンク３」３１６をセツ
トしたりりセツトしたりしないことである。

これらのラツチ・リンクがりセツトされる時、次のリタ
ーン命令は、割込みが生じる前にデータが最初置かれて
いたマイクロプロセツサ１０のラツチ及びレジスタへ、
ＩＬＲｌ７Ｏの内容をセツトせしめる。次いで、マイク
ロプロセツサ１０は、割込みが生じたプログラム地点に
おける処理を再開する。割込みサブルーチンの完了後、
リンク１、リンク２、リンク３のレジスタ４６，５０，
５４は再びデータをロードされる。従つて、本発明と共
に使用されるリンク・レジスタ・システムは、マイクロ
プロセツサの割込みモードの実行中リンク・レジスタの
記憶及び再ロードを可能にすることが分る。リンク・レ
ジスタはサブルーチンへのブランチ及びリンクのために
初期設定されることができる。ハードウエア回路は、割
込みモード中のブランチ・アンド・リンク命令の数とリ
ターン命令の数との差を決定する。リンク・レジスタ及
び割込みリンク・レジスタの双方を制御するため、１個
のリターン命令が必要である。第４図乃至第７図は本発
明の動作の各種のタイミング図を示す。

まず第４図を参照すると、そこには命令プリフエツチ・
マイクロプロセツサ・システムの通常のサイクル動作が
示される。例えば命＋Ｎの実行中、命＋Ｎ＋１は主記憶
ユニツト１２（第１図）の如きメモリからフエツチされ
つつある。命令Ｎが完了すると、命令アドレス・レジス
タ（ＩＡＲ）２４は命＋Ｎ＋２を指示する。同様に、命
＋Ｎ＋１の実行中、命＋Ｎ＋２がフエツチされつつある
。命令Ｎ＋１が完了すると、命令アドレス・レジスタは
命令Ｎ＋３のアドレスヘセツトされる。第５図は、割込
みが能動化され命令Ｎの間に割込みが生じるか、前に割
込みが発生して命令Ｎが割込み能動命令である時のタイ
ミング・シーケンスを示す。

割込み要求は割込み要求ラツチ２１４（第２図）によつ
て受取られる。デコーダ１８（第１図）は、命令Ｎの実
行中に割込み能動ラツチ２１２（第２図）に印加される
べき割込み能動信号を発生する。命令アドレス・レジス
タ（ＩＡＲ）２４は命令Ｎ＋１へセツトされており、こ
の命令は主記憶ユニツト１２からフエツチされつつある
。もしマイクロプロセツサ１０が持ち状態にあれば、Ａ
ＮＤ回路２１６によつて割込み能動ラツチ２１２の出力
とＡＮＤ結合された割込み要求ラツチ２１４の出力は、
システム・クロツクを開始する。外部割込み要求信号は
割込み要求ラツチ２１４（第２図）へ入れられ、各マイ
クロプロセツサ・サイクルの間に発振器２２（第１図）
によつてサンプルされる。そして第５図に示されるよう
に、それは命令Ｎの初期に生じてよい。次いで有効な割
込み要求信号が発生され、割込み有効ラツチ２２６へラ
ツチされる。次いで命＋Ｎ＋１が実行されるが、「次命
令割込み及びＩＡＲ更新」ラツチ２３４（第２図）の動
作によつて、サイクルＮ＋１の終りにおけるＩＡＲ２４
の更新は禁止される。サイクルＮ＋２の始めに、固定し
た割込み記憶アドレスが主記憶ユニツト１２へ送られる
。それは割込みルーチン内の最初の命令をフエツチする
ためである。割込みルーチン内の最初の命令のフエツチ
は、割込み要求が受取られた後１サイクル以内で起るが
、これは本発明の重要な特徴であつて、本発明の迅速性
及び効率性を示すものである。更に、命令サイクルＮ＋
２の間に、ＡＬＵ状況ラツチ１２０，１２２，１２４中
に記憶されたＡＬＵ状況ビツト、ページ・ラツチ１６２
の内容、ＩＡＲ２４の内容（命令アドレスＮ＋２）がＩ
ＬＲｌ７Ｏへ記憶される。更に、命＋Ｎ＋２は無動作（
ＮＯ一０ＰＥＲＡＴＩ０Ｎ）へ強制される。命令サイク
ルＮ＋３の間に、割込みルーチン中の最初の命令が実行
される。第５図において、命＋Ｎ＋１が成功ブランチで
あつた場合には、命＋Ｎ＋１の終りにＩＡＲ２４を更新
する必要がある。

そのため、命令Ｎの実行中に受取られた割込み要求の処
理は、１サイクルだけ又は非成功ブランチ若しくは他の
命令が実行されるまで延期される。成効ブランチの場合
は、第２図のＡＮＤ回路２３０が付勢されないので、ラ
ツチ２３２及び２３４はりセツトされたままであり、こ
れによりＩＡＲ２４の更新及び割込み処理の延期が可能
になる。割込み処理はデータ・フエツチ命令及びデータ
記憶命令の実行によつても延期される。

この様子を第６図及び第７図に示す。前述のように、こ
れらの命令は２サイクル、即ちデータをフエツチ又は記
憶するためのサイクルと、命令をフエツチするためのサ
イクルとを必要とする。まず第６図を参照しながらデー
タ・フエツチの場合について説明する。第６図において
は、データ・フエツチ動作はサイクルＮ＋１（データ・
フエツチ・サイクル）及びサイクルＮ＋２（命令フエツ
チ・サイクル）で行なわるが、データ・フエツチ命令自
体は１つ前のサイクルＮの間にプリフエツチされている
。

このサイクルの間に割込み要求があると第２図の割込み
要求ラツチ２１４がセツトされる。このとき割込み能動
ラツチ２１２がセツトされていれば、次のＴ。クロツク
信号によつて割込み有効ラツチ２２６がセツトされる。
サイクルＮ＋１の間に割込み要求があつた場合も同様で
ある。しかしながら、サイクルＮ＋１はデータ・フエツ
チ・サイクルであるから、ＡＮＤ回路２３０は付勢され
ず、従つてラツチ２３２及び２３４はサイクルＮ＋１の
間はセツトされない。サイクルＮ＋１が終つてサイクル
Ｎ＋２に入ると、最早メモリ・データ・サイクルではな
いからラツチ２３２及び２３４が共にセツトされ、かく
してＩＡＲ２４の更新が禁止される。更に、割込みサイ
クル・ラツチ２５０もセツトされるので、サイクルＮ＋
３及びＮ＋４では第５図中の命令Ｎ＋２及びＮ＋３が各
々実行されることになる。第６図の場合は、割込みルー
チンにおける最初の命令は、割込み要求がサイクルＮ及
びＮ＋１の何れで生じたかに関係なくサイクルＮ＋４で
実行されていたが、第７図のデータ記憶の場合はそれと
は少し異なつている。

まずサイクルＮの間に割込み要求が生じたとする。前と
同じく割込み要求ラツチ２１４がセツトされるが（割込
み能動ラツチ２１２はセツトされているとする）、次の
サイクルＮ＋１は命令フエツチ・サイクルであつてデー
タ・サイタルではないから、今回はＡＮＤ回路２３０が
付勢され、従つてサイクルＮ＋１の間にラツチ２３２及
び２３４が共にセツトされて、ＩＡＲ２４の更新が禁止
される。しかしながら、サイクルＮ＋１は記憶命令の第
１サイクルであるから、ＡＮＤ回路２４６は付勢されず
、従つて割込みサイクル・ラツチ２５０はまだセツトさ
れない。これは次のサイクルＮ＋２がデータ記憶サイル
のためである。割込みサイクル・ラツチ２５０はサイク
ルＮ＋２の間にセツトされる。後続のサイクルＮ＋３及
びＮ＋４は第６図と同じである。これに対して、サイク
ルＮ＋１の間に割込み要求が生じると、ラツチ２１４及
び２２６はセツトされるが、次のサイクルＮ＋２がデー
タ記憶サイクルのためＡＮＤ回路２３０が付勢されない
ので、ラツチ２３２及び２３４はセツトされない。従つ
てサイクルＮ＋２の終りにＩＡＲ２４が更新され、更に
サイクルＮ＋１でフエツチされた命令（０ＰＸ）がサイ
クルＮ＋３で実行される。サイクルＮ＋３はメモリ・デ
ータ・サイクルではないので、その間にラツチ２３２及
び２３４がセツトされ、それによりＩＡＲ２４との更新
が禁止される。更に、割込みサイクル・ラツチ２５０も
続いてセツトされ）かくしてサイクルＮ＋４の間に割込
み処理に必要な動作が行なわれる。図には示していない
が、この場合は、割込みルーチンにおける最初の命令は
サイクルＮ＋５で実行される。従つて、本発明はもし割
込みが能動化され一連の成功ブランチ命令が生じなけれ
ば、割込みルーチン中の最初の命令が、割込み要求が発
生された後の２〜４サイクル内に生じる、非常に早い動
作システムを実現するものであることが分る。

本発明は、もしマイクロプロセツサが持ち状態又は停止
状態にあつたならば処理を起動することができる。更に
、本発明は、外部割込み要求が受取られる前に存在した
全てのページ情報を保存し、且つ割込みルーチンが完了
した時、上記のデータをマイクロプロセツサへ復元する
。更に、全てのＡＬＵ状況ラツチの内容が保存され復元
される。

【図面の簡単な説明】

第１図は本発明の割込みシステムを組込んだデイジタル
・データ処理システムの略図、第２図は第１図に示され
るプロセツサ割込み処理論理制御回路の詳細プロツク図
、第３図は第２図に示される「ブランチ及びリンク及び
リターン」制御回路の詳細論理図、第４図は命令プリフ
エツチ・マイクロプロセツサの動作を要約したタイミン
グ図、第５図は強制された無命令動作の命令サイクルの
動作を要約したタイミング図、第６図はデータ・フエツ
チ命令の動作を要約したタイミング図、第７図はデータ
記憶命令の動作を要約したタイミング図である。１０・・・・・・マイクロプロセツサ、１２・・・・・
・主記憶ユニツト、１４・・・・・・命令レジスタ、１
８・・・・・・デコーダ、２０・・・・・・クロツク・
タイミング発生器、２４・・・・・・命令アドレス・レ
ジスタ、２６・・・・・・記憶アドレス・レジスタ、８
２・・・・・・演算論理ユニツト、１４０・・・・・・
プロセツサ割込み処理論理制御回路、１７０・・・・・
・割込みリンク・レジスタ、２１２・・・・・・割込み
能動ラツチ、２１４・・・・・・割込み要求ラツチ、２
２６・・・・・・割込み有効ラツチ、２３２・・・・・
・割込みモード・ラツチ、２３４・・・・・・「次命令
割込み及びＩＡＲ更新」ラツチ、２４０・・・・・・［
ブランチ及びリンク及びリターン」制御回路、２５０・
・・・・・割込みサイクル・ラツチ、３０６・・・・・
・ラツチ・リンク１，３１２・・・・・・ラツチ・リン
ク２，３１６・・・・・・ラツチ・リンク３。

Claims

【特許請求の範囲】１データ及び命令を記憶する記憶ユニット（例えは第
１図の１２）と、該記憶ユニットから次にフェッチすべ
き命令のアドレスを保持し且つ該アドレスの更新が可能
な命令アドレス・レジスタ（例えば第１図の２４）とを
具備し、現命令の実行中に前記命令アドレス・レジスタ
を用いて次の命令が前記記憶ユニットからフェッチされ
るようになつているマイクロプロセッサにおいて、外部
からの割込み要求の処理のために下記の（イ）乃至（ト
）を設けたことを特徴とする割込みシステム。（イ）前記割込み要求があつたときにセットされる第１
ラッチ（例えば第２図の２１４）。（ロ）前記マイクロ
プロセッサ内において割込みが許されているか否かを示
す第２ラッチ（例えば第２図の２１２）。（ハ）割込みが可能なときに前記第２ラッチをセットす
る手段（例えは第１図及び第２図の１８）。（ニ）前記第１ラッチ及び前記第２ラッチが共にセット
されていたときに次のサイクルで前記命令アドレス・レ
ジスタの更新を禁止する割込み手段（例えば第２図の２
３４）。（ホ）命令実行により成功ブランチ動作が表示
されたとき又は前記記憶ユニットのアクセスがデータの
ためのものであることが表示されたときに前記割込み手
段の動作を禁止する手段（例えば第２図の２３０）。（ヘ）割込み処理時に前記命令アドレス・レジスタの内
容を保管する割込みリンク・レジスタ（例えば第１図の
１７０）。（ト）前記割込み手段の出力に応答して前記命令アドレ
ス・レジスタの内容を前記割込みリンク・レジスタへ保
管させると共に所定の割込みアドレスを前記記憶へ供給
する手段（例えば第２図の２５０、２６２及び２６８）
。