JPS5925316B2 - メモリ・アレイ - Google Patents

Description

【発明の詳細な説明】 発明の背景 発明の分野 本発明は、一般に再循環ループ式メモリ・アレイ中に記
憶されたデータを取出し、記憶するための手段、特にこ
れらの機能を大きな速度でしかも簡単、、構造によつて
実現するためのシフト・レジスタ手段に関することであ
る。

先行技術の説明 電荷結合装置（ＣＣＤ）メモリ・アレイにおいて、多重
ＣＣＤループは、単一入力ピンおよび単一出力ピンを介
してアクセス可能となるように構成されている。

従つて、各ループは逐次にアクセスされる。アレイ全体
を予め定められた状態に初期設定すべき場合、あるいは
記憶されたデータが正確であるかどうか試験して確認す
べき場合には。ＣＣＤループの直列アクセスを完了する
ために充分な時間を割り振らなければならない。より多
数の個別ループを含めるには、 ＣＣＤメモリ・アレイ
の密度が増加するにつれて、必要時間が嫌になるほど増
加する。他方、個別のＣＣＤループを直接並列アクセス
することによつて、はるかに迅速な初期設定が可能とな
るが受入れ難いほど多数の入出力（工１０）ピンが必要
となる。内部論理回路点の間接並列アクセスは、１９７
４年ｌ月１田こ授与され、本譲受人に譲渡されたＥ。

Ｂ、ァィヒェルベルガーの「ＬｅｖｅＩＳｅｎｓｉｔｉ
ｖｅＬｏｇｉｃＳｙｓｔｅｍ」と題する米国特許第３７
８３２５４号ならびにこれと関連する同じ発明者の木国
特許第３７６１６９５号および第３７８４９０７号に記
述されている技術にもとづき６１／０ピンによつて実現
された。簡単にいえば．刻時された直流ラツチが試験す
べき論理ネツトワーク・ノードの所に設けられており，
各ラツチを機能シフト・レジスタ中に選択的に接続する
ための追加回路構成が含まれている。次に予め定められ
た２進数１およびゼロのパターンをシフト・レジスタ・
ラツチ中に遂次導入することができ６それらは試験すべ
き論理ネツトワーク・ノードに対する並列入力として後
で利用するためにそこに保持される。第１の刻時直流ラ
ツチによつて導入される試験信号によつてもたらされる
試験結果を表わす信号を受けるためにもう１つの論理ネ
ツトワーク・ノードに追加的刻時直流ラツチが備わつて
いる。試験結果が第２の刻時直流ラツチ中に記憶される
と，それ以降の回路構成によつてラツチが機能シフト・
レジスタに接続され，それによつて試験結果がシフト・
アウトできる。しかしながら、この技術はメモリ・アレ
イ中のＣＣＤループ内に記憶されたデータの動的試験に
はよく適していない。１９８０年６月２６日付けで出願
され．本譲受人に譲渡されたＦ．Ｊ．アイヒエルマンＪ
ｒらの［ＲｅｃｉｒｃｕｌａｔｉｎｇＬＯｕｐＭｅｍＯ
ｒｙＡｒｒａｙＦａｕｌｔＬＯｃａｔＯｒｌと題する米
国特許第４３１３１９９号はアレイを構成する再循環式
メモリ素子から受取つた誤りビツトの位置を（再循環タ
イプ・メモリ・アレイの指定された下位区分ないし区画
内で）迅速に決定するための技術を記述したものである
。

全てのループ・メモリ素子は全てのループに同一の試験
データをロードすることによつて予め定められた試験条
件に初期設定される。記憶されたデータは、多数の比較
ゲートによつて確認される。所与の比較ゲートに付随す
る１つまたは複数のループから受取つたデータの任意の
１つないし複数のビツトが，他の全ての付随ループから
のデータ・ビツトと等しくない場合には．所与の比較ゲ
ートによつて識別信号が発生される。誤り素子を含むア
レイ下位区分を位置決定するために、比較ゲートによつ
て生成される出力信号が遂次順に感知される。その発明
の１実施例では．各比較ゲートの出力部にラツチが設け
られている。各ラツチは，その比較ゲートに付随するル
ープから．１つないし複数のビツトが誤つているとの情
報を記憶するようにセツトされている。しかしながらラ
ツチは再循環ループ内にデータを記憶することには何の
役割も果さず．また個別ループからデータを取出すこと
には関与しない。発明の概要複数の再循環メモリ・ルー
プより成るメモリ・アレイはアレイ中の再循壌メモリ・
ループの数と同数の多数のシフト・レジスタ・セルから
なるシフト・レジスタを設けることによる並列取出しロ
ーデイング操作のために緩衝されている。

各再循環メモリ・ループは．当該のシフト・レジスタ・
セルに選択的に接続されていて．指◆によつて全てのル
ープ中の特定の再循環ビツトをその当該セル中に並列に
取出すことができ、また逆にシフト・レジスタ・セル中
に記臆されているビツトをその当該ループの予め定めら
れた再循環ビツト中に並列ロードすることができるよう
になつている。先ず全てのシフト・レジスタに２進デー
タをロードすると，シフト・レジスタ・セルを再循環ル
ープに選択的に接続することによつて各再循環ループ中
の当該ビツトを並列にロードすることができる。次にシ
フト・レジスタに新しい２進データが再ロードされ．各
再循環ループ中の次のビツト位置が同様の並列様式でロ
ードされる。再循環ループ中の全てのビツト位置がロー
ドされるまで，このプロセスが繰返される。データの取
出しも類似のやり方で実施される。

すなわち，各再循環ループ中の所与の当該ビツト位置が
各シフト・レジスタ・セル中にロードされ、次にシフテ
イングによつてシフト・レジスタからその記憶データが
空にされる。次に全ての再循環ループ中の次のビツトが
シフト・レジスタの各セル中に取出され．シフト・レジ
スタは前と同様に空になる。シフト・レジスタはメモリ
・ループのビツト再循環速度よりもずつと速い論理速度
で作動する。

従つて．再循環ループの数．すなわちシフト・レジスタ
の長さが余りに大規模でない限り．シフト・レジスタ全
体が再循環ループ中のビツトの連続ステツピングの間隔
中にロードされる。大規模なループ・アレイの場合．ア
レイをより少数のループのグループに区分し，こうして
短くなつたシフト・レジスタを各ループ・グループに選
択的に接続することができる。良好な実施例の説明 第１図のメモリ・アレイは複数の再循環ＣＣＤループ１
，２・・・・・・Ｎを含んでいるが，これはできればデ
ジタル・データの記憶と関連する書込みおよび読取りの
ために個別にアドレス指定できるものにするとよい。

各ループは．アドレス・デコード４の出力部で線３上の
当該ループ選択信号によつて個別にアドレス指定できる
。ループアドレス信号が、ループを含むチツプ６から離
れて配置されているソース（図示せず）から、線５を介
して加えられる。各ループ１〜Ｎからの直列的ビツト出
力力Ｓシフト・レジスタ７を構成する各シJャg・レジス
タ・セル１′，２′−・・・・・Ｎ′に選択的に加えら
れる。ソフト・レジスタは、レジスタ・ステージの遂次
ローディングのために線８からデジタル・データを受取
る。ある所与の時間にレジスタ内に記憶されているデー
タは、線９およびドライバ回路１０を介して遂次シフト
・アウトすることができ．出力線１１上で使用可能とな
る。シフト・レジスタ７は、異なる時間にＣＣＤループ
・メモリ・アレイによつてデータ信号ならびにテスト信
号を取扱うことに付随する並列データ取出し，および並
列データ・ローデイングのために使用される。個別にア
ドレス指定されたループの遂次データ取出しおよび遂次
データ・ローデイングのための装置も備わつている。指
令制薗装置１３によつて与えられた書込み指令が線３４
および４８上に存在するとき入力データが線３１を介し
て加えられる。同様にして，アドレス指定されたループ
内に記憶されているデータが．線６０，６１，６２，Ａ
ＮＤゲート５０，５１，５２，０Ｒゲート３６，ＡＮＤ
ゲート３７（導通する場合）およびドライバ３８を介し
て取出される。ゲート３７は６線３９上の読取り指令に
よつて導通する。アレイ・ループ中のデータを取出しお
よび記憶するための指令信号が．線１２によつて指令制
脚タイミング・ロジツク１３に加えられる。

シフト・レジスタ７の制御装置用ならびにアレイ・ルー
プ用の位相クロツクが、線１４によつて指令制御タイミ
ング・ロジツク１３に加えられる。位相クロツクの周波
数および位相は．データが各再循環ループ内の１つのビ
ツト位置から次の位置にステツプする間の時間に、シフ
ト・レジスタの全体をロードないしアンロードできるよ
うになつている。ステツピング・クロツクが６線４０を
介してループ１〜Ｎに加えられる。シフトクロツクが線
１５を介して個々のシフト・レジスタ・ステージに加え
られる。並列読取り指＋および並列書込み指令が指令制
脚タイミング・ロジツク１３によつてそれぞれ回路１６
および３９に交互に加えられる。同様に，並列書込み指
令信号および遂次書込み指令信号がそれぞれ回路１７お
よび４８に交互に加えられる。次に，第２図を参照する
と．第１図の典型的ＣＣＤグループは．ＡＮＤ回路１８
．０Ｒ回路１９，直列一並列一直列ＣＣＤレジスタ２０
，２１，２２および再生増幅器２３を含んでいる。

読書き使用可能間隔中に線３４上に書込み指令がない場
合．ＡＮＤ回路２５はゼロ出力をもたらし．それが逆点
（２６）されてＡＮＤ回路１８を各再循環データ・ビツ
トに対して導通にする。再循環ループは、書込み指令が
線３４上に出現したとき、ゲート１８の非導通によつて
破られる。直列書込み指令が線４８上に発生するから，
あるいは並列書込み指令が線１７上に発生すると．信号
が線３４上に現われる。入力データ・ゲート２７は．並
列書込み指令信号が線１７上に．また入力データが線２
９上に同時に存在するとき．導通する〇ゲート２７の出
力は，０Ｒ回路１９を介してループ中に結合される。並
列読取り指令が線１６上にかかり．線３４上に書込み指
令信号がない場合に．データがＡＮＤゲート３０および
線３１を介して再循環ループから読取られる。ループ・
データ信号は．線３上の各ループ選択信号と共にＡＮＤ
ゲート５０に加えられる。

線４９上のゲート５０の出力が０Ｒゲート３６に加えら
れる。書込み指令信号が線３上の各ループ選択信号と共
にＡＮＤゲート２５に加えられる。遂次入力データ・ビ
ツトが線３１および０Ｒ回路１９を介してループに導入
される。先に説明したように書込み間隔中，ゲート２５
の導通ならびにインバータによつてもたらされる逆転に
もとづくゲート１８の非導通によつて再循壌ビツトがプ
ロツクされる。以上の明細書から．本発明にもとづき．
データを記憶および取出すためのアドレス指定された任
意のループの並列アクセス及び全てのループの直列アク
セスが実現されることがわかる。

前者の例では１つの対応ビツトが各ループから抜出され
．出力シフト・レジスタの各ステージに加えられる。レ
ジスタは高速でシフトして，その内容を再循壌ループ・
ビツトの連続ステツピングの時間間隔で空にする（また
は．場合によつては充填する）ことができる。並列ルー
プ・アクセス・モードは高速記憶テスト機構またはＣａ
ｃｈｅデータ・バツフアとして使用する場合には．特に
重要である。また、これにょりデータが単一ループ内で
はなくて全てのループの間に分布する．ページング階層
組織が実現される。

【図面の簡単な説明】

第１図は本発明にもとづく．データの取出しおよび記憶
に適合したＣＣＤメモリ・アレイの簡略化した構成図で
ある。 第２図は第１図の典型的ループおよびその谷シフト・レ
ジスタ・セルへの選択的接続をより詳細に表した、簡略
化した構成図である。１，２，Ｎ・・・・・・ＣＣＤル
ープ・メモリ素子．４・・・・・・アドレス・デコード
． ６・・・・・・チツプ， ７・・・・・・シフト・
レジスタ． １０・・・・・・ドライバ回路．１３・・
・・・・指令制御タイミング・ロジツク６３８・・・・
・・出力ドライバ。

Claims (1)

【特許請求の範囲】
1. １ 各々が１つの入力線及び出力線を有する複数の直列
   ・並列・直列型再循環メモリ・ループにして、それぞれ
   のメモリ・ループにおいて対応するビットが同じ時間位
   相で再循環するよう同期的に刻時されるものと、該メモ
   リ・ループの数と同数のセルを備えたシフト・レジスタ
   と、該シフト・レジスタにおけるデータを該メモリ・・
   ループに書込むために、該セルの各々を該入力線の各々
   に選択的に接続するための第１手段と、該メモリ・ルー
   プにおけるデータを該シフト・レジスタに読出すために
   、該セルの各々を該出力線の各々に選択的に持続するた
   めの第２手段、該シフト・レジスタにおけるデータを、
   該メモリ・ループの相次ぐ刻時の間にセルの各々を通し
   てシフトさせるための手段、から成る、メモリ・アレイ
   。