JPH0628885A - メモリデバイス - Google Patents

メモリデバイス

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Publication number
JPH0628885A
JPH0628885A JP4189864A JP18986492A JPH0628885A JP H0628885 A JPH0628885 A JP H0628885A JP 4189864 A JP4189864 A JP 4189864A JP 18986492 A JP18986492 A JP 18986492A JP H0628885 A JPH0628885 A JP H0628885A
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JP
Japan
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data
address
clock
ccd array
ccd
Prior art date
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Pending
Application number
JP4189864A
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English (en)
Inventor
Uonwarauipatsuto Uiwatsuto
ウィワット・ウォンワラウィパット
Sunao Takatori
直 高取
Makoto Yamamoto
山本　　誠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TAKAYAMA KK
Sharp Corp
Original Assignee
TAKAYAMA KK
Sharp Corp
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Publication date
Application filed by TAKAYAMA KK, Sharp Corp filed Critical TAKAYAMA KK
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Priority to US08/077,084 priority patent/US5373464A/en
Priority to EP9393109971A priority patent/EP0575969A3/en
Priority to KR1019930011503A priority patent/KR940000969A/ko
Publication of JPH0628885A publication Critical patent/JPH0628885A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/04—Shift registers

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【目的】 複数のリニアなＣＣＤアレイ上で循環するデ
ータの劣化防止及びデータへの高速アクセスを可能にし
つつ、さらに消費電力の抑制を実現するためのメモリデ
バイスを提供することを目的とする。 【構成】 セル上に電荷の形態でデータを格納する複数
のリニアなＣＣＤアレイ上でデータを循環させてアナロ
グデータを保持することによって単位セルの小規模化を
実現し、全アレイのデータを循環させるクロック生成手
段と、所願のデータを有する特定アレイループのみを高
速で循環させる他のクロック生成手段を設ける。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はメモリデバイスに係
り、特にアナログデータまたは多値データの格納に有利
なメモリーデバイスに関する。
【０００２】
【従来技術】プログラマブルコンピュータとしてデジタ
ルコンピュータが発達した理由は、デジタルメモリーの
小型化、大容量化がアナログメモリーに比較して著しく
急速に進展したためであったと思われるが、近年デジタ
ルＬＳＩの高密度化に限界が見えはじめており、デジタ
ルコンピュータの発展が有限なものであることが明らか
になりつつある。しかし従来、メモリのアナログ化ある
いは多値化のためには回路規模が拡大しかつ製造プロセ
スが複雑化する。この問題を解決するために、複数のリ
ニアなＣＣＤアレイ上でデータを循環させてアナログデ
ータを保持することによって単位セルの小規模化を実現
する方法が考えられている。しかしこの方法では、デー
タの循環速度を遅くするとデータの劣化が進み、また一
方でデータの劣化防止及び循環データへの高速アクセス
を可能にするために循環速度を高めると消費電力が増大
するという問題を抱えている。
【０００３】
【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、複数のリ
ニアなＣＣＤアレイ上で循環するデータの劣化防止及び
データへの高速アクセスを可能にしつつ、さらに消費電
力の抑制を実現するためのメモリデバイスを提供するこ
とを目的とする。
【０００４】
【課題を解決する手段】この発明に係るメモリーデバイ
スは、複数のリニアなＣＣＤアレイ上でデータを循環さ
せてアナログデータを保持することによって単位セルの
小規模化を実現し、全アレイのデータを循環させるクロ
ック生成手段と、所望のデータを有する特定アレイルー
プのみを高速で循環させる他のクロック生成手段を設け
ることにより、データ劣化防止及び高速データアクセス
並びに消費電力抑制を可能としたものである。
【０００５】
【実施例】次にこの発明に係るメモリデバイスの１実施
例を図面に基づいて説明する。図１はメモリデバイスの
全体回路図であり、ＣＣＤアレイよりなる主メモリ部１
と、キャッシュメモリ部２とを備えている。
【０００６】主メモリ部１は、ＣＣＤアレイＣＡａ、Ｃ
Ａｂをループ状に接続したループ状ＣＣＤアレイＬを複
数並列接続してなり、図１ではＣＣＤアレイＣＡａ、Ｃ
Ａｂの集合それぞれをＣＡａ’、ＣＡｂ’と表現してい
る。ＣＣＤアレイＣＡａはデータを保持しつつ終端方向
に転送し、ＣＣＤアレイＣＡｂはデータを保持しつつＣ
Ａａの始端方向にデータを帰還させる。従ってＣＣＤア
レイは循環経路全体でデータを保持し、往路のみのデー
タ保持に比較して２倍のデータ容量をもつ。ただし帰還
路を単なる導線によって構成し、回路の単純化を図るこ
とも可能である。
【０００７】図２ではＣＣＤアレイＣＡａ、ＣＡｂの終
端には整形回路３、４が接続され、これら整形回路のＡ
／Ｄ変換機能により、劣化（レベル低下）したデータの
復元が行われる。整形回路３の出力は２入力マルチプレ
クサ５を介してＣＣＤアレイＣＡｂに接続され、新たな
データの書き込み（Ｄinより）を行い得る。また整形回
路３の出力には分岐Ｄoutが設けられ、この分岐からデ
ータを読み出し得る（図１においてＤＡＴＡで示す）。
一般にＣＣＤは通常のＤＲＡＭのセルに比較して著しく
構造が単純であり、１データの保持に要する部分（セ
ル）の面積が小さく、かつ１セル内にアナログデータを
格納し得る。従って、一般のＤＲＡＭに比較して極めて
大容量のメモリを実現し得る。
【０００８】キャッシュメモリ部２は主メモリ部１に読
み書きするデータを一旦格納するための高速ＲＡＭ（通
常ＳＲＡＭが使用される。）であり、図３に示すよう
に、各ＣＣＤアレイループＬに対応した個数のローアド
レスＬ1〜Ｌnを有している。従って全アレイループの１
単位分のデータを、同時に、主メモリ部１からキャッシ
ュメモリ部２に、あるいはキャッシュメモリから主メモ
リに転送し得る。これによって高い転送速度が保証され
ている。キャッシュメモリ部２は、１ローアドレスのデ
ータ単位で複数バンクのメモリによって構成され、各バ
ンクのデータはマルチプレクサ７で選択されて出力さ
れ、あるいはセレクタ８から選択的に入力される。この
ようにハードウェアによる切り替えでアドレスを選択す
るので、高速のメモリアクセスが可能である。
【０００９】この場合、ＣＣＤアレイのデータは転送ク
ロックによって転送され、ループアレイ上を循環するデ
ータの劣化防止のために、この循環のための転送クロッ
クは一定値以上に設定されるが、通常の循環に関して
は、比較的低速のクロックＣＬＫ１を使用する。そし
て、データアクセスに際しては別個のより高速のクロッ
クＣＬＫ２を使用し、データ読書きの高速化を図ってい
る。
【００１０】クロックＣＬＫ１、ＣＬＫ２は別個のクロ
ック生成手段によって生成され、メモリーデバイスに入
力されている。これらクロックＣＬＫ１、ＣＬＫ２は各
ＣＣＤアレイＣＡａ、ＣＡｂに択一的に入力し得るよう
に構成され、かつマルチプレクサ１４を介してアドレス
カウンタ１３に択一的に入力されている。またクロック
ＣＬＫ１はアドレスカウンタ６に入力され、通常のレフ
レッシュのための転送時に、各ＣＣＤアレイのデータの
アドレス管理を行う。このときマルチプレクサ１４はク
ロックＣＬＫ１をアドレスカウンタ１３に入力し、従っ
てアドレスカウンタ６、１３は同期し同一カウント値を
カウントする。
【００１１】データの書込みまたは読出しの要求があっ
たときは、要求のあったＣＣＤアレイのみにクロックＣ
ＬＫ２が入力されるようになり、そのＣＣＤアレイは高
速で転送が行われる。このときマルチプレクサ１４はク
ロックＣＬＫ２をアドレスカウンタ１３に入力するよう
になり、高速転送されているＣＣＤアレイのアドレスの
みをアドレスカウンタ１３で管理する。
【００１２】その他のＣＣＤアレイについては、クロッ
クＣＬＫ１による低速の転送が行われているため、メモ
リーデバイス全体の消費電力は僅かである。データ書込
みまたは読出しが完了すると、アドレスカウンタ６、１
３のカウント値はコンパレータ１５で比較され、両者が
一致するようになるまでクロックＣＬＫ２がアドレスカ
ウンタ１３に入力される。両カウンタのカウント値が一
致すると、マルチプレクサ１４はＣＬＫ２に代えてＣＬ
Ｋ１をアドレスカウンタ１３に入力するようになり、ア
ドレスカウンタ６、１３は同期したカウント状態に復帰
する。
【００１３】なお、ＣＣＤアレイのアドレスは常にアド
レスカウンタにより管理されており、そのベリファイの
ために、主メモリ中にはダミーのＣＣＤアレイループ
（図１中ＤＵＭＭＹで表示）が設けられ、そのアレイ上
に主メモリのアドレスが登録されている。
【００１４】マルチプレクサ７およびセレクタ８に対す
るアドレス指定は、デバイス外部からのＡＤＲの上位ビ
ットＡ23〜Ａ13の入力により行われ、この上位アドレス
は同時にアドレスレジスタ９に入力され、キャッシュメ
モリに格納されているデータのアドレスはアドレスレジ
スタの内容を照合するだけで判明する。この照合はコン
パレータ１０によって実行され、照合を高速化するため
に、コンパレータは格納されるアドレスの個数分（図
３、図４ではｋ個）設けられている。さらにＡＤＲの下
位ビットＡ12〜Ａ0は各ローアドレスのデータに対する
コラムアドレスを指示し、キャッシュメモリに対する外
部からのデータの読み書きは指定されたコラムアドレス
についてのみ行われる。
【００１５】データ読み出しに際し、キャッシュメモリ
２にデータが存在しないときには、主メモリ１内で所望
のデータがＣＡａの終端に転送されるのを待ち、キャッ
シュメモリに書き込む必要があり、このためアドレスカ
ウンタの値はコンパレータ１１に入力され、Ａ23〜Ａ13
と比較される。
【００１６】データの書き込みに際し、キャッシュメモ
リ２にデータが存在しないときは、キャッシュメモリ中
の最も古いデータに対し、新たなデータのコラムアドレ
スのみのオーバーライトを行い、書き込みを行ったアド
レスをマスクした状態で、所望のローアドレスのデータ
を主メモリからキャッシュメモリに転送する。そして合
成されたデータを主メモリに戻す。
【００１７】コンパレータ１０、１１の出力はコントロ
ーラ１２に入力され、キャッシュメモリにデータへのア
クセスに対する待ち時間、およびキャッシュメモリにデ
ータが存在しない場合の待ち時間を確保するため、コン
トローラ１２から待機信号ＷＡＩＴを出力する。
【００１８】
【発明の効果】前述のとおり、この発明に係るメモリー
デバイスは、複数のリニアなＣＣＤアレイ上でデータを
循環させてアナログデータを保持することによって単位
セルの小規模化を実現し、キャッシュメモリを介してデ
ータの読み書きを行うとともに、キャッシュメモリ内の
データのアドレスをアドレスレジスタに登録して、高速
アクセスを可能としたので、回路規模が小さいアナログ
メモリあるいは多値メモリを実現し得る。また、必要な
時に所望のデータのみを高速に循環させ、他の不要なデ
ータは劣化防止に最小現必要な速度で循環させることに
より、消費電力を抑えることが可能である。
【図面の簡単な説明】
【図１】本発明に係るメモリデバイスの１実施例を示す
ブロック図である。
【図２】同実施例の１個のＣＣＤループアレイを示すブ
ロック図である。
【図３】同実施例におけるキャッシュメモリを示すブロ
ック図である。
【図４】同実施例の１個のアドレスレジスタを示す概念
図である。
【符号の説明】 １ 主メモリ部 ２ キャッシュメモリ部 ３ 整形回路 ４ 整形回路 ５ 入力マルチプレクサ ６ アドレスカウンタ ７ マルチプレクサ ８ セレクタ ９ アドレスレジスタ １０ 第１コンパレータ １１ 第２コンパレータ １２ コントローラ １３ アドレスカウンタ １４ マルチプレクサ １５ コンパレータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 株式会社 鷹山内

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 セル上に電荷の形態でデータを格納する
    複数のＣＣＤアレイと、このＣＣＤアレイにおける各セ
    ルのデータを順次転送する第１転送クロックを常時生成
    するための第１転送クロック生成手段と、前記ＣＣＤア
    レイにおける特定アレイのデータを高速で転送する第２
    転送クロックを生成するための第２転送クロック生成手
    段と、前記ＣＣＤアレイの終端のデータを整形する整形
    回路と、整形されたデータを始端に戻すフィードバック
    ラインと、ＣＣＤアレイに対応したローアドレスを有す
    るキャッシュメモリと、前記第１転送クロックをカウン
    トしてＣＣＤアレイ上のデータの位置をコラムアドレス
    として特定する第１アドレスカウンタと、前記第２転送
    クロックをカウントしてＣＣＤアレイ上のデータの位置
    をコラムアドレスとして特定する第２アドレスカウンタ
    と、キャッシュメモリに登録されたデータのコラムアド
    レスを登録するアドレスレジスタと、アドレス入力のコ
    ラムアドレスとアドレスレジスタ内のコラムアドレスを
    比較する第１コンパレータとを備えているメモリデバイ
    ス。
  2. 【請求項２】 第１アドレスカウンタと第２アドレスカ
    ウンタの値を比較するコンパレータがさらに設けられて
    いることを特徴とするメモリデバイス。
JP4189864A 1992-06-23 1992-06-23 メモリデバイス Pending JPH0628885A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP4189864A JPH0628885A (ja) 1992-06-23 1992-06-23 メモリデバイス
US08/077,084 US5373464A (en) 1992-06-23 1993-06-16 CCD array memory device having dual, independent clocks of differing speeds
EP9393109971A EP0575969A3 (en) 1992-06-23 1993-06-22 Storage arrangement.
KR1019930011503A KR940000969A (ko) 1992-06-23 1993-06-23 메모리장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4189864A JPH0628885A (ja) 1992-06-23 1992-06-23 メモリデバイス

Publications (1)

Publication Number Publication Date
JPH0628885A true JPH0628885A (ja) 1994-02-04

Family

ID=16248458

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JP4189864A Pending JPH0628885A (ja) 1992-06-23 1992-06-23 メモリデバイス

Country Status (4)

Country Link
US (1) US5373464A (ja)
EP (1) EP0575969A3 (ja)
JP (1) JPH0628885A (ja)
KR (1) KR940000969A (ja)

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Also Published As

Publication number Publication date
EP0575969A3 (en) 1994-10-05
EP0575969A2 (en) 1993-12-29
US5373464A (en) 1994-12-13
KR940000969A (ko) 1994-01-10

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