JPH0454553A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH0454553A JPH0454553A JP2164900A JP16490090A JPH0454553A JP H0454553 A JPH0454553 A JP H0454553A JP 2164900 A JP2164900 A JP 2164900A JP 16490090 A JP16490090 A JP 16490090A JP H0454553 A JPH0454553 A JP H0454553A
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- 238000010586 diagram Methods 0.000 description 16
- 230000007704 transition Effects 0.000 description 6
- 239000000872 buffer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
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- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Microcomputers (AREA)
- Information Transfer Systems (AREA)
- Memory System (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサに利用され、特に、入出力
（以下Ｉ１０という。）アクセスの連続するバスサイク
ルにおけるＩ１０デバイスのリカバリタイムの確保を図
ったマイクロプロセッサに関する。
（以下Ｉ１０という。）アクセスの連続するバスサイク
ルにおけるＩ１０デバイスのリカバリタイムの確保を図
ったマイクロプロセッサに関する。
本発明は、メモリアクセス動作、Ｉ１０アクセス動作お
よび無動作状態のバスサイクルを有するマイクロプロセ
ッサにおいて、 連続したＩ１０アクセス動作のうちの最初のＩ１０アク
セス動作終了後に無動作状態を繰り返し挿入し、この無
動作状態の回数があらかじめ定められた回数に達したと
きリカバリ終了信号を出力し、次のＩ１０アクセス動作
を開始するようにすることにより、 Ｉ１０デバイスに合わせてリカバリタイムの設定を可能
とし、メモリアクセスに全く影響を与えないようにした
ものである。
よび無動作状態のバスサイクルを有するマイクロプロセ
ッサにおいて、 連続したＩ１０アクセス動作のうちの最初のＩ１０アク
セス動作終了後に無動作状態を繰り返し挿入し、この無
動作状態の回数があらかじめ定められた回数に達したと
きリカバリ終了信号を出力し、次のＩ１０アクセス動作
を開始するようにすることにより、 Ｉ１０デバイスに合わせてリカバリタイムの設定を可能
とし、メモリアクセスに全く影響を与えないようにした
ものである。
従来のマイクロプロセッサは、動作周波数も低く、１バ
スサイクルにつき３〜４クロツクとクロック数が多く、
バスサイクルごとに最後の１クロツクをリカバリ状態と
して挿入されているために、周辺のＩ１０制御用ＬＳＩ
のりカバリタイムを満た七でいた。従って、外部バスサ
イクルを起動させた場合、Ｉ１０アクセスにおいてもメ
モリアクセスと同様のバスサイクルが起動されていた。
スサイクルにつき３〜４クロツクとクロック数が多く、
バスサイクルごとに最後の１クロツクをリカバリ状態と
して挿入されているために、周辺のＩ１０制御用ＬＳＩ
のりカバリタイムを満た七でいた。従って、外部バスサ
イクルを起動させた場合、Ｉ１０アクセスにおいてもメ
モリアクセスと同様のバスサイクルが起動されていた。
第７図は従来例の要部を示すブロック構成図でタイミン
グ発生器の部分を示す。Ｔ１状態、Ｔ２状態、Ｔ３状態
、Ｔ４状態およびＴ】状態の動作状態を生成するタイミ
ング発生器は、組み合わせ回路９０１ と、ラッチ回路
としてのＤフリップフロップ９０２〜９０６ とを含ん
でいる。Ｄフリップフロップ９０２〜９０６ は、クロ
ック信号（ＣＬ Ｋ）９１２に同期してそれぞれの状態
を記憶し、Ｔ１状態信号９０７、Ｔ２状態信号９０ｇ、
Ｔ３状態信号９０９ 、Ｔ４状態信号９１０ 、および
Ｔｉ状態信号９１１をそれぞれ出力する。組み合わせ回
路９０１はＰＬＡ （プログラマブルロジックアレイ）
などで構成され、その論理表は表１のようになっている
。
グ発生器の部分を示す。Ｔ１状態、Ｔ２状態、Ｔ３状態
、Ｔ４状態およびＴ】状態の動作状態を生成するタイミ
ング発生器は、組み合わせ回路９０１ と、ラッチ回路
としてのＤフリップフロップ９０２〜９０６ とを含ん
でいる。Ｄフリップフロップ９０２〜９０６ は、クロ
ック信号（ＣＬ Ｋ）９１２に同期してそれぞれの状態
を記憶し、Ｔ１状態信号９０７、Ｔ２状態信号９０ｇ、
Ｔ３状態信号９０９ 、Ｔ４状態信号９１０ 、および
Ｔｉ状態信号９１１をそれぞれ出力する。組み合わせ回
路９０１はＰＬＡ （プログラマブルロジックアレイ）
などで構成され、その論理表は表１のようになっている
。
（以下本頁余白）
表１ タイミング発生器のＭ理表
第９図の状態遷移図に示すように、基本バスサイクルは
Ｔ１状態、Ｔ２状態、Ｔ３状態およびＴ４状態の４クロ
ツクで完結する。リセット信号くＲＥＳＥＴ）９１５が
入力されるとＴｉ状態に入り、アクセス要求信号（ＡＣ
ＣＲＱ）９１３がアクティブになるまでＴ１状態を繰り
返す。アクセス要求またはＩ１０アクセス要求があると
Ｔ１状態に移る。Ｔ１状態の後は必ずＴ２状態、Ｔ３状
態と遷移し、レディ信号（ＲＥＡＤＹ）９１４によるウ
ェイトの要求があった場合はＴ３状態を繰り返し、最後
にＴ４状態に遷移する。Ｔ４状態は、バスサイクルの最
後の状態である。
Ｔ１状態、Ｔ２状態、Ｔ３状態およびＴ４状態の４クロ
ツクで完結する。リセット信号くＲＥＳＥＴ）９１５が
入力されるとＴｉ状態に入り、アクセス要求信号（ＡＣ
ＣＲＱ）９１３がアクティブになるまでＴ１状態を繰り
返す。アクセス要求またはＩ１０アクセス要求があると
Ｔ１状態に移る。Ｔ１状態の後は必ずＴ２状態、Ｔ３状
態と遷移し、レディ信号（ＲＥＡＤＹ）９１４によるウ
ェイトの要求があった場合はＴ３状態を繰り返し、最後
にＴ４状態に遷移する。Ｔ４状態は、バスサイクルの最
後の状態である。
第８図の従来例のタイミングチャートに示すように、Ｉ
１０リードバスサイクルと、Ｉ１０ライトバスサイクル
とがあり、Ｉ１０アクセスが連続している。この従来例
のリカバリタイムは、Ｉ１０リードデータのアクセス終
了から、次のＩ１０ライトアドレスのアクセス受は付は
開始までの、約１クロツク間である。クロック信号９１
２０周波数が５ ＭＨｚであった場合、１クロツクの周
期は２００ｎｓであり、２００ｎｓ以下のリカバリタイ
ムを持つ外部Ｉ１０デバイスを接続することが可能であ
る。
１０リードバスサイクルと、Ｉ１０ライトバスサイクル
とがあり、Ｉ１０アクセスが連続している。この従来例
のリカバリタイムは、Ｉ１０リードデータのアクセス終
了から、次のＩ１０ライトアドレスのアクセス受は付は
開始までの、約１クロツク間である。クロック信号９１
２０周波数が５ ＭＨｚであった場合、１クロツクの周
期は２００ｎｓであり、２００ｎｓ以下のリカバリタイ
ムを持つ外部Ｉ１０デバイスを接続することが可能であ
る。
ここで、リカバリタイムとは、同じＩ１０デバイスに連
続したアクセスした場合に、Ｉ ／ ０７’バイスの最
初のコマンド受は付けの終了から次のコマンド受は付は
開始までのコマンド回復時間のことをいう。このコマン
ド回復時間を、満たすようにＩ１０デバイスを接続する
必要がある。
続したアクセスした場合に、Ｉ ／ ０７’バイスの最
初のコマンド受は付けの終了から次のコマンド受は付は
開始までのコマンド回復時間のことをいう。このコマン
ド回復時間を、満たすようにＩ１０デバイスを接続する
必要がある。
近年、マイクロプロセッサの性能向上により、クロック
周波数の高速化、バスサイクルの単純化により１バスサ
イクルが１クロツクまたは２クロツクになる傾向がある
。
周波数の高速化、バスサイクルの単純化により１バスサ
イクルが１クロツクまたは２クロツクになる傾向がある
。
前述した従来のＩ１０アクセス方式のマイクロプロセッ
サは、工１０アクセスおよびメモリアクセスに関係なく
バスサイクルごとにリカバリタイムを確保しているため
効率が悪い欠点があった。
サは、工１０アクセスおよびメモリアクセスに関係なく
バスサイクルごとにリカバリタイムを確保しているため
効率が悪い欠点があった。
クロック周波数の高速化では、従来例において、クロッ
ク周波数が５ ＭＨｚであったものを、１０ＭＨｚに高
速化した場合、１クロツクの周期は１００ｎｓとなり、
従来例の工／○デバイスをつなげた場合リカバリタイム
を確保することが不可能になる欠点があった。
ク周波数が５ ＭＨｚであったものを、１０ＭＨｚに高
速化した場合、１クロツクの周期は１００ｎｓとなり、
従来例の工／○デバイスをつなげた場合リカバリタイム
を確保することが不可能になる欠点があった。
また、バスサイクルの単純化により、１バスサイクルが
２クロツクになった場合、連続した工１０アクセスの間
にはりカバリタイムを持つことができなくなり、メモリ
アクセスに影響を及ぼす欠点があった。
２クロツクになった場合、連続した工１０アクセスの間
にはりカバリタイムを持つことができなくなり、メモリ
アクセスに影響を及ぼす欠点があった。
本発明の目的は、前記の欠点を除去することにより、ク
ロック周波数を高速化した場合にも既存のＩ１０デバイ
スをそのまま使用することができ、連続したＩ１０アク
セスの場合でもメモリアクセスに全く影響を与えること
のないマイクロプロセッサを提供することにある。
ロック周波数を高速化した場合にも既存のＩ１０デバイ
スをそのまま使用することができ、連続したＩ１０アク
セスの場合でもメモリアクセスに全く影響を与えること
のないマイクロプロセッサを提供することにある。
本発明は、メモリアクセス動作、入出力アクセス動作お
よび無動作状態のバスサイクルを有するマイクロプロセ
ッサにおいて、前記入出力動作が連続して行われたこと
を判断するタイミング発生器と、前記無動作状態を挿入
する回数を記憶するリカバリレジスタと、クロックの回
数を計数するカウンタ回路と、前記記憶手段の出力信号
と前記計数手段の出力信号との一致を検出しリカバリ終
了信号を出力する比較器と、前記入出力アクセス動作を
実行したときに前記カウンタ回路をリセットし、前記リ
カバリ終了信号が出力されるまで次の入出力動作を実行
しないよう制御する制御手段とを備えたことを特徴とす
る。
よび無動作状態のバスサイクルを有するマイクロプロセ
ッサにおいて、前記入出力動作が連続して行われたこと
を判断するタイミング発生器と、前記無動作状態を挿入
する回数を記憶するリカバリレジスタと、クロックの回
数を計数するカウンタ回路と、前記記憶手段の出力信号
と前記計数手段の出力信号との一致を検出しリカバリ終
了信号を出力する比較器と、前記入出力アクセス動作を
実行したときに前記カウンタ回路をリセットし、前記リ
カバリ終了信号が出力されるまで次の入出力動作を実行
しないよう制御する制御手段とを備えたことを特徴とす
る。
また、本発明は、前記タイミング発生器は、アクセス動
作の第一および第二状態信号、無動作状態信号、リカバ
リ終了信号、最終アクセス信号、メモリ入出力信号、ア
クセス要求信号、レディ信号およびリセット信号を入力
し、前記第一および第二状態信号ならびに前記無動作状
態信号を出力する組み合わせ回路と、この組み合わせ回
路から出力された前記第一および第二状態信号および前
記無動作状態信号をクロック信号およびリセット信号に
よりラッチしそれぞれ出力する第一、第二および第三の
ラッチ回路と、前記第一のラッチ回路の出力を反転して
バスサイクル開始信号を出力するインバータゲートとを
含むことができる。
作の第一および第二状態信号、無動作状態信号、リカバ
リ終了信号、最終アクセス信号、メモリ入出力信号、ア
クセス要求信号、レディ信号およびリセット信号を入力
し、前記第一および第二状態信号ならびに前記無動作状
態信号を出力する組み合わせ回路と、この組み合わせ回
路から出力された前記第一および第二状態信号および前
記無動作状態信号をクロック信号およびリセット信号に
よりラッチしそれぞれ出力する第一、第二および第三の
ラッチ回路と、前記第一のラッチ回路の出力を反転して
バスサイクル開始信号を出力するインバータゲートとを
含むことができる。
また、本発明は、前記リカバリレジスタ回路は、リカバ
リレジスタ読出し信号、リカバリレジスタ書込み信号お
よびｎビットのリカバリデータ信号を入力し、リカバリ
タイムとなる無動作状態の回数を記憶するｎビットのレ
ジスタを含むことができる。
リレジスタ読出し信号、リカバリレジスタ書込み信号お
よびｎビットのリカバリデータ信号を入力し、リカバリ
タイムとなる無動作状態の回数を記憶するｎビットのレ
ジスタを含むことができる。
本発明は、連続したＩ１０アクセスにおいて、最初のＩ
１０アクセス終了後にバスアクセスを何もしない無動作
状態を繰り返し挿入し、無動作状態の回数をカウンタ回
路により計数し、この回数とリカバリレジスタの値とを
比較器によりその一致を検出しリカバリ終了信号を出力
することで、次のＩ１０アクセスを開始する。
１０アクセス終了後にバスアクセスを何もしない無動作
状態を繰り返し挿入し、無動作状態の回数をカウンタ回
路により計数し、この回数とリカバリレジスタの値とを
比較器によりその一致を検出しリカバリ終了信号を出力
することで、次のＩ１０アクセスを開始する。
従って、Ｉ１０デバイスに合わせてリカバリタイムを設
定できるので、既存のＩ’１０デバイスをそのまま使用
でき、また、連続したＩ１０アクセスのみリカバリ処理
を行うため、メモリアクセスには全く影響を与えること
がなくなる。
定できるので、既存のＩ’１０デバイスをそのまま使用
でき、また、連続したＩ１０アクセスのみリカバリ処理
を行うため、メモリアクセスには全く影響を与えること
がなくなる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック構成図、第２
図はそのカウンタ回路の一例を示す回路図、ならびに第
３図はそのリカバリレジスタおよび比較器の一例を示す
回路図である。
図はそのカウンタ回路の一例を示す回路図、ならびに第
３図はそのリカバリレジスタおよび比較器の一例を示す
回路図である。
第１図によると、本実施例は、４ビツトのカウンタ回路
１０１ と、クロック信号を入力しカウンタクロック信
号１１６を出力しカウンタ回路１０１のＣＮＴＣＬＫ端
子に入力するインバータゲート１０９と、メモリＩ／○
信号１１２をＤ入力としクロック信号１１０をクロック
入力とするＤフリップフロップ１２６ と、Ｄフリップ
フロップ１２６の出力を反転するインバータゲート１２
７ と、インバータゲート１２７の出力およびＴ２状態
信号；（Ｔ２）１２３を入力しカウンタクリア信号（Ｃ
ＮＴＣＬＲ）１１７を生成しカウンタ回路１０１のＣＮ
ＴＣＬＲ端子に入力する２入力のアンドゲート１２８と
、リカバリレジスタ読出し信号（ＲＶＲＤ）１１８、リ
カバリレジスタ書込み信号（ＲＶＷＲ）１１９、および
リカバリデータ信号（ＤＡＴＡ＜３−０＞）１２０を入
力し、マイクロプロセッサ内部にリカバリタイムとなる
Ｔ１状態の回数を記憶する４ビツトのリカバリレジスタ
回路１０２ と、リカバリレジスタ回路１０２のレジス
タ出力信号１３１ とカウンタ回路１０１のカウンタ出
力信号１２５とを比較しその一致を検出出力する比較器
１０３と、比較器１０３の出力をＳ端子にアンドゲート
１２８の出力をＲ端子にそれぞれ入力しリカバリ終了信
号（ＲＶＥＮＤ）１１１を出力するＲ−Ｓフリップフロ
ップ１３０ と、 Ｔ１状態信号（Ｔｌ）１２２、Ｔ２状態信号１２３、Ｔ
ｉ状態信号（Ｔｉ）１２４、リカバリ終了信号１１１、
最終アクセス信号（ＡＣＣＬＡＳＴ）１２９ 、メモリ
Ｉ１０信号（ＭＥＭ／ ｉ ０） １１２ 、アクセス
要求信号（ＡＣＣＲＱ）１１３ 、レディ信号（ＲＥＡ
ＤＹ） １１４ 、およびリセット信号（ＲＥＳＥＴ）
１１５を入力し、Ｔ１状態信号１２２ 、Ｔ ２状態信
号１２３およびＴｉ状態信号１２４を出力する組み合わ
せ回路１０４と、 組み合わせ回路１０４から出力されたＴ１状態信号１２
２、Ｔ２状態信号１２３およびＴｉ状態信号１２４をク
ロック信号１１０およびリセット信号１１５によりラッ
チし出力するラッチ回路としてのＤフリップフロップ１
０５．１０６および１０７ と、Ｄフリップフロップ１
０５の出力を反転しバスサイクル開始信号（ＢＣＹＳＴ
）１２１を出力するインバータゲート１０８とを含んで
いる。
１０１ と、クロック信号を入力しカウンタクロック信
号１１６を出力しカウンタ回路１０１のＣＮＴＣＬＫ端
子に入力するインバータゲート１０９と、メモリＩ／○
信号１１２をＤ入力としクロック信号１１０をクロック
入力とするＤフリップフロップ１２６ と、Ｄフリップ
フロップ１２６の出力を反転するインバータゲート１２
７ と、インバータゲート１２７の出力およびＴ２状態
信号；（Ｔ２）１２３を入力しカウンタクリア信号（Ｃ
ＮＴＣＬＲ）１１７を生成しカウンタ回路１０１のＣＮ
ＴＣＬＲ端子に入力する２入力のアンドゲート１２８と
、リカバリレジスタ読出し信号（ＲＶＲＤ）１１８、リ
カバリレジスタ書込み信号（ＲＶＷＲ）１１９、および
リカバリデータ信号（ＤＡＴＡ＜３−０＞）１２０を入
力し、マイクロプロセッサ内部にリカバリタイムとなる
Ｔ１状態の回数を記憶する４ビツトのリカバリレジスタ
回路１０２ と、リカバリレジスタ回路１０２のレジス
タ出力信号１３１ とカウンタ回路１０１のカウンタ出
力信号１２５とを比較しその一致を検出出力する比較器
１０３と、比較器１０３の出力をＳ端子にアンドゲート
１２８の出力をＲ端子にそれぞれ入力しリカバリ終了信
号（ＲＶＥＮＤ）１１１を出力するＲ−Ｓフリップフロ
ップ１３０ と、 Ｔ１状態信号（Ｔｌ）１２２、Ｔ２状態信号１２３、Ｔ
ｉ状態信号（Ｔｉ）１２４、リカバリ終了信号１１１、
最終アクセス信号（ＡＣＣＬＡＳＴ）１２９ 、メモリ
Ｉ１０信号（ＭＥＭ／ ｉ ０） １１２ 、アクセス
要求信号（ＡＣＣＲＱ）１１３ 、レディ信号（ＲＥＡ
ＤＹ） １１４ 、およびリセット信号（ＲＥＳＥＴ）
１１５を入力し、Ｔ１状態信号１２２ 、Ｔ ２状態信
号１２３およびＴｉ状態信号１２４を出力する組み合わ
せ回路１０４と、 組み合わせ回路１０４から出力されたＴ１状態信号１２
２、Ｔ２状態信号１２３およびＴｉ状態信号１２４をク
ロック信号１１０およびリセット信号１１５によりラッ
チし出力するラッチ回路としてのＤフリップフロップ１
０５．１０６および１０７ と、Ｄフリップフロップ１
０５の出力を反転しバスサイクル開始信号（ＢＣＹＳＴ
）１２１を出力するインバータゲート１０８とを含んで
いる。
ここで、組み合わせ回路１０４とＤフリップフロップ１
０５．１０６および１０７とはタイミング発生器を構成
する。
０５．１０６および１０７とはタイミング発生器を構成
する。
第２図によると、カウンタ回路１０１は、カウンタクロ
ック信号（ＣＮＴＣＬＫ）２０９の立ち上りでデータを
ラッチし、Ｑ出力としてそれぞれカウンタ出力信号０’
（ＣＮＴＱＯ）２０５．１ （ＣＮＴＱｌ） ２０
６．２ （ＣＮＴＱ２） ２０７ 、および３（ＣＮＴ
Ｑ３）２０８を出力するＤフリップフロップ２０１．２
０２．２０３および２０４ と、Ｄフリップフロップ２
０１〜２０４のＱ出力をカウンタクリア信号（ＣＮＴＣ
ＬＲ）２１０に従ってカウントアツプするた約の、イン
バータゲー）２１１および２１３、ノアゲート２１４お
よび２１５、エクスクル−シブノアゲート２１６．２１
７および２１８、ならびにアンドゲート２１９〜２２２
を含んでいる。
ック信号（ＣＮＴＣＬＫ）２０９の立ち上りでデータを
ラッチし、Ｑ出力としてそれぞれカウンタ出力信号０’
（ＣＮＴＱＯ）２０５．１ （ＣＮＴＱｌ） ２０
６．２ （ＣＮＴＱ２） ２０７ 、および３（ＣＮＴ
Ｑ３）２０８を出力するＤフリップフロップ２０１．２
０２．２０３および２０４ と、Ｄフリップフロップ２
０１〜２０４のＱ出力をカウンタクリア信号（ＣＮＴＣ
ＬＲ）２１０に従ってカウントアツプするた約の、イン
バータゲー）２１１および２１３、ノアゲート２１４お
よび２１５、エクスクル−シブノアゲート２１６．２１
７および２１８、ならびにアンドゲート２１９〜２２２
を含んでいる。
ここで、カウンタ出力信号２０５は最下位ビットで、カ
ウンタ出力信号２０８は最上位ビットである。
ウンタ出力信号２０８は最上位ビットである。
カウンタクロック信号２０９に同期してカウントアツプ
し、カウンタクリア信号２１０をアクティブにしてカウ
ンタクロック信号２０９を立ち上げるとカウンタ回路１
０１はリセットされ、カウンタ出力信号２０５〜２０８
はｒｏ ０００Ｊになる。
し、カウンタクリア信号２１０をアクティブにしてカウ
ンタクロック信号２０９を立ち上げるとカウンタ回路１
０１はリセットされ、カウンタ出力信号２０５〜２０８
はｒｏ ０００Ｊになる。
第３図によると、リカバリレジスタ１０２は、Ｄフリッ
プフロップ３０１〜３０４ と、制御バッファ３１０〜
３１３とを含んでいる。そして、各フリップフロップ３
０１〜３０４は、それぞれリカバリタイムとなるＴｉ状
態の回数を示すリカバリデータ信号（ＤＡＴＡ）３０７
をそれぞれ入力し、リカバリレジスタ書き込み信号（Ｒ
ＶＷＲ）３０８を入力することでリカバリタイムとなる
Ｔ１状態の回数を書き込む。また、リカバリレジスタ続
出し信号（ＲＶＲＤ）３０６を入力することでリカバリ
レジスタの値を読み込むことができる。
プフロップ３０１〜３０４ と、制御バッファ３１０〜
３１３とを含んでいる。そして、各フリップフロップ３
０１〜３０４は、それぞれリカバリタイムとなるＴｉ状
態の回数を示すリカバリデータ信号（ＤＡＴＡ）３０７
をそれぞれ入力し、リカバリレジスタ書き込み信号（Ｒ
ＶＷＲ）３０８を入力することでリカバリタイムとなる
Ｔ１状態の回数を書き込む。また、リカバリレジスタ続
出し信号（ＲＶＲＤ）３０６を入力することでリカバリ
レジスタの値を読み込むことができる。
次に、比較器１０３は、このリカバリレジスタ１０２の
出力信号とカウンタ出力信号（ＣＮＴＱ）１２５をビッ
トごとに比較し、一致を検出しリカバリ終了信号（ＲＶ
ＥＮＤ）３０５を出力するエクスクル−シブノア回路３
１４〜３１７ とアンドゲート３１８ とを含んでいる
。
出力信号とカウンタ出力信号（ＣＮＴＱ）１２５をビッ
トごとに比較し、一致を検出しリカバリ終了信号（ＲＶ
ＥＮＤ）３０５を出力するエクスクル−シブノア回路３
１４〜３１７ とアンドゲート３１８ とを含んでいる
。
本発明の特徴は、第１図において、カウンタ回路１０１
と、第３図に示したリカバリレジスタ回路１０２およ
び比較器１０３と、組み合わせ回路１０４、Ｄフリップ
フロップ１０５〜１０７およびインバータゲート１０８
を含むタイミング発生回路と、Ｉ１０アクセス動作を実
行したときにカウンタ回路１０１をリセットし、リカバ
リ終了信号１１１がアクティブになるまで次のＩ１０ア
クセス動作を実行しないように制御する制御手段として
の、インバータゲート１０９、Ｄフリップフロップ１２
６、インバータゲート１２７、アンドゲート１２８、お
よびＲ−Ｓフリップフロップ１３０ とを設けたことに
ある。
と、第３図に示したリカバリレジスタ回路１０２およ
び比較器１０３と、組み合わせ回路１０４、Ｄフリップ
フロップ１０５〜１０７およびインバータゲート１０８
を含むタイミング発生回路と、Ｉ１０アクセス動作を実
行したときにカウンタ回路１０１をリセットし、リカバ
リ終了信号１１１がアクティブになるまで次のＩ１０ア
クセス動作を実行しないように制御する制御手段として
の、インバータゲート１０９、Ｄフリップフロップ１２
６、インバータゲート１２７、アンドゲート１２８、お
よびＲ−Ｓフリップフロップ１３０ とを設けたことに
ある。
次に、本実施例の動作について、第４図および第５図に
示すタイミング図、ならびに第６図に示す状態遷移図を
参照して説明する。カウンタ回路１０１のリセットをＩ
１０アクセス時のＴ２状態のときに実行するカウンタク
リア信号（ＣＮＴＣＬＲ） １１７は、メモリＩ１０信
号（ＭＥＭ／ｉ ０）１１２をＤフリップフロップ１２
６により半クロック遅らせインバータゲート１２７で反
転した信号と、タイミング発生器の出力であるＴ２状態
信号１２３とをアンドゲート１２８により論理積をとっ
て生成される。カウンタクロック信号（ＣＮＴＣＬＫ）
１１６はクロック信号（ＣＬＫ）１１０をインバータゲ
ート１０９により反転することにより生成される。
示すタイミング図、ならびに第６図に示す状態遷移図を
参照して説明する。カウンタ回路１０１のリセットをＩ
１０アクセス時のＴ２状態のときに実行するカウンタク
リア信号（ＣＮＴＣＬＲ） １１７は、メモリＩ１０信
号（ＭＥＭ／ｉ ０）１１２をＤフリップフロップ１２
６により半クロック遅らせインバータゲート１２７で反
転した信号と、タイミング発生器の出力であるＴ２状態
信号１２３とをアンドゲート１２８により論理積をとっ
て生成される。カウンタクロック信号（ＣＮＴＣＬＫ）
１１６はクロック信号（ＣＬＫ）１１０をインバータゲ
ート１０９により反転することにより生成される。
カウンタ回路１０１はこのカウンタクロック信号１１６
に従って、リカバリタイムとなるＴｉ状態の回数だけカ
ウントアツプしカウンタ出力信号（ＣＮＴＱ＜３−０＞
）１２５を出力する。このカウンタ出力信号１２５ と
リカバリレジスタ回路１０２からのレジスタ出力信号１
３１ とをそれぞれビットごとに比較器１０３により一
致を検出し、Ｒ−Ｓフリップフロップ１３０を介しリカ
バリ終了信号（ＲＶＥＮＤ）１１１を出力して、リカバ
リサイクルである無動作状態を終了する。
に従って、リカバリタイムとなるＴｉ状態の回数だけカ
ウントアツプしカウンタ出力信号（ＣＮＴＱ＜３−０＞
）１２５を出力する。このカウンタ出力信号１２５ と
リカバリレジスタ回路１０２からのレジスタ出力信号１
３１ とをそれぞれビットごとに比較器１０３により一
致を検出し、Ｒ−Ｓフリップフロップ１３０を介しリカ
バリ終了信号（ＲＶＥＮＤ）１１１を出力して、リカバ
リサイクルである無動作状態を終了する。
表２は、本実施例のタイミング発生器の論理表である。
アクセス要求信号（ＡＣＣＲＱ）１１３はバスサイクル
を起動させるための要求信号で、メモリアクセスまたは
Ｉ１０アクセスの区別はメモリＩ１０信号（ＭＥＭ／ｉ
０）１１２によって行う。
を起動させるための要求信号で、メモリアクセスまたは
Ｉ１０アクセスの区別はメモリＩ１０信号（ＭＥＭ／ｉ
０）１１２によって行う。
最終アクセス信号（ＡＣＣＬＡＳＴ）１２９は、前回の
バスサイクルの種類がメモリアクセスまたはＩ１０アク
セスかの区別を出力する。
バスサイクルの種類がメモリアクセスまたはＩ１０アク
セスかの区別を出力する。
（以下本頁余白）
リカバリレジスタ１０２にはリカバリタイムとなるＴｉ
状態の回数に「３」が設定されている。従って、連続す
るＩ１０アクセスが実行された場合それぞれのバスサイ
クルの間にＴ１状態が３回連続して挿入される。クロッ
ク周波数を２０ＭＨｚで動作させた場合、１クロツクの
周期は５Ｑｎｓであり、リカバリタイムは１５０ｎＳを
確保することができる。
状態の回数に「３」が設定されている。従って、連続す
るＩ１０アクセスが実行された場合それぞれのバスサイ
クルの間にＴ１状態が３回連続して挿入される。クロッ
ク周波数を２０ＭＨｚで動作させた場合、１クロツクの
周期は５Ｑｎｓであり、リカバリタイムは１５０ｎＳを
確保することができる。
この実施例では、リカバリタイムとなるＴ１状態の回数
をプログラムにより任意の回数に可変可能であるため、
外部Ｉ１０デバイスのリカバリタイムに応じてリカバリ
レジスタの値を設定することができる利点がある。
をプログラムにより任意の回数に可変可能であるため、
外部Ｉ１０デバイスのリカバリタイムに応じてリカバリ
レジスタの値を設定することができる利点がある。
以上説明したように、本発明は、Ｉ１０！Ｊカバリ処理
を行うマイクロプロセッサで、Ｉ１０デバイスに合わせ
たリカバリタイムを設定することにより、クロック周波
数を高速化した場合や、ＣＰＵボードを差し替えた場合
においても既存の外部工／○デバイスをそのまま使用で
きる効果がある。
を行うマイクロプロセッサで、Ｉ１０デバイスに合わせ
たリカバリタイムを設定することにより、クロック周波
数を高速化した場合や、ＣＰＵボードを差し替えた場合
においても既存の外部工／○デバイスをそのまま使用で
きる効果がある。
また、連続したＩ１０アクセスのみリカバリ処理を行う
ためメモリアクセスには全く影響を及ぼさない効果があ
る。
ためメモリアクセスには全く影響を及ぼさない効果があ
る。
第１図は本発明の一実施例の要部を示すブロック構成図
。 第２図はそのカウンタ回路の一例を示す回路図。 第３図はそのリカバリレジスタ回路および比較器の一例
を示す回路図。 第４図はその動作を示すタイミング図（１）。 第５図はその動作を示すタイミング図（２）。 第６図はその動作を示す状態遷移図。 第７図は従来例の要部を示すブロック構成図。 第８図はその動作を示すタイミング図。 第９図はその動作を示す状態遷移図。 １０１・・・カウンタ回路、１０２・・・リカバリレジ
スタ回路、１０３・・・比較器、１０４．９０１・・・
組み合わせ回路、１０５〜１０７．１２６．２０１〜２
０４．３０１〜３０４．９０２〜９０６・・・Ｄフリッ
プフロップ、１０ｇ 、１０９．１２７．２１１．２１
３ ・・・インバータゲート、１１０．９１２・・・ク
ロック信号（ＣＬＫ） 、１１１．３０５・・・リカバ
リ終了信号（ＲＶＥＮＤ） 、１１２−、）’％すＩ１
０信号（ＭＥＭ／ ｉ ０） 、１１３．９１３・・・
アクセス要求信号（ＡＣＣＲＱ） 、１１４．９１４・
・・レディ信号（ＲＥＡＤＹ） 、１１５．３０９．９
１５・・・リセット信号（ＲＳ Ｅ Ｔ） １１６．２
０９・・・カウンタクロック信号（ＣＮＴＣＬＫ） 、
１１７．２１０・・・カウンタクリア信号（ＣＮＴＣＬ
Ｒ） 、１１８．３０６・・・リカバリレジスタ読出し
信号（ＲＶＲＤ） 、１１９．３０８・・・リカバリレ
ジスタ書込み信号（ＲＶＷＲ） 、１２０．３０７・・
・リカバリデータ信号（ＤＡＴＡ＜３−０＞）、１２１
・・・バスサイクル開始信号（Ｂ ＣＹ Ｓ Ｔ）、１
２２．９０７・・・Ｔ１状態信号（Ｔ １） 、１２３
．９０８・・・Ｔ２状態信号（Ｔ ２） 、１２４．９
１１・・・Ｔｉ状態信号（Ｔｉ）、１２５・・・カウン
タ出力信号、１２８．２１９〜２２２．３１８・・・ア
ンドゲート、１２９・・・最終アクセス信号（ＡＣＣＬ
ＡＳＴ） 、１３０・・・Ｒ−Ｓフリップフロップ、１
３１・・・レジスタ出力信号、２０５・・・カウンタ出
力信号０．２０６・・・カウンタ出力信号１．２０７・
・・カウンタ出力信号２．２０８・・・カウンタ出力信
号３．２１４．２１５ ・・・ノアゲート、２１６〜２
１８．３１４〜３１７・・・エクスクル−シブノアゲー
ト、３１０〜３１３・・・制御バッファ、９０９・・・
Ｔ３状態信号（Ｔ３）、９１０・・・Ｔ４状態信号（Ｔ
４）。
。 第２図はそのカウンタ回路の一例を示す回路図。 第３図はそのリカバリレジスタ回路および比較器の一例
を示す回路図。 第４図はその動作を示すタイミング図（１）。 第５図はその動作を示すタイミング図（２）。 第６図はその動作を示す状態遷移図。 第７図は従来例の要部を示すブロック構成図。 第８図はその動作を示すタイミング図。 第９図はその動作を示す状態遷移図。 １０１・・・カウンタ回路、１０２・・・リカバリレジ
スタ回路、１０３・・・比較器、１０４．９０１・・・
組み合わせ回路、１０５〜１０７．１２６．２０１〜２
０４．３０１〜３０４．９０２〜９０６・・・Ｄフリッ
プフロップ、１０ｇ 、１０９．１２７．２１１．２１
３ ・・・インバータゲート、１１０．９１２・・・ク
ロック信号（ＣＬＫ） 、１１１．３０５・・・リカバ
リ終了信号（ＲＶＥＮＤ） 、１１２−、）’％すＩ１
０信号（ＭＥＭ／ ｉ ０） 、１１３．９１３・・・
アクセス要求信号（ＡＣＣＲＱ） 、１１４．９１４・
・・レディ信号（ＲＥＡＤＹ） 、１１５．３０９．９
１５・・・リセット信号（ＲＳ Ｅ Ｔ） １１６．２
０９・・・カウンタクロック信号（ＣＮＴＣＬＫ） 、
１１７．２１０・・・カウンタクリア信号（ＣＮＴＣＬ
Ｒ） 、１１８．３０６・・・リカバリレジスタ読出し
信号（ＲＶＲＤ） 、１１９．３０８・・・リカバリレ
ジスタ書込み信号（ＲＶＷＲ） 、１２０．３０７・・
・リカバリデータ信号（ＤＡＴＡ＜３−０＞）、１２１
・・・バスサイクル開始信号（Ｂ ＣＹ Ｓ Ｔ）、１
２２．９０７・・・Ｔ１状態信号（Ｔ １） 、１２３
．９０８・・・Ｔ２状態信号（Ｔ ２） 、１２４．９
１１・・・Ｔｉ状態信号（Ｔｉ）、１２５・・・カウン
タ出力信号、１２８．２１９〜２２２．３１８・・・ア
ンドゲート、１２９・・・最終アクセス信号（ＡＣＣＬ
ＡＳＴ） 、１３０・・・Ｒ−Ｓフリップフロップ、１
３１・・・レジスタ出力信号、２０５・・・カウンタ出
力信号０．２０６・・・カウンタ出力信号１．２０７・
・・カウンタ出力信号２．２０８・・・カウンタ出力信
号３．２１４．２１５ ・・・ノアゲート、２１６〜２
１８．３１４〜３１７・・・エクスクル−シブノアゲー
ト、３１０〜３１３・・・制御バッファ、９０９・・・
Ｔ３状態信号（Ｔ３）、９１０・・・Ｔ４状態信号（Ｔ
４）。
Claims (1)
- 【特許請求の範囲】 １、メモリアクセス動作、入出力アクセス動作および無
動作状態のバスサイクルを有するマイクロプロセッサに
おいて、 前記入出力動作が連続して行われたことを判断するタイ
ミング発生器と、 前記無動作状態を挿入する回数を記憶するリカバリレジ
スタと、 クロックの回数を計数するカウンタ回路と、前記記憶手
段の出力信号と前記計数手段の出力信号との一致を検出
しリカバリ終了信号を出力する比較器と、 前記入出力アクセス動作を実行したときに前記カウンタ
回路をリセットし、前記リカバリ終了信号が出力される
まで次の入出力動作を実行しないよう制御する制御手段
と を備えたことを特徴とするマイクロプロセッサ。 ２、前記タイミング発生器は、アクセス動作の第一およ
び第二状態信号、無動作状態信号、リカバリ終了信号、
最終アクセス信号、メモリ入出力信号、アクセス要求信
号、レディ信号およびリセット信号を入力し、前記第一
および第二状態信号ならびに前記無動作状態信号を出力
する組み合わせ回路と、この組み合わせ回路から出力さ
れた前記第一および第二状態信号および前記無動作状態
信号をクロック信号およびリセット信号によりラッチし
それぞれ出力する第一、第二および第三のラッチ回路と
、前記第一のラッチ回路の出力を反転してバスサイクル
開始信号を出力するインバータゲートとを含む請求項１
記載のマイクロプロセッサ。 ３、前記リカバリレジスタ回路は、リカバリレジスタ読
出し信号、リカバリレジスタ書込み信号およびｎビット
のリカバリデータ信号を入力し、リカバリタイムとなる
無動作状態の回数を記憶するｎビットのレジスタを含む
請求項１記載のマイクロプロセッサ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164900A JP3018404B2 (ja) | 1990-06-21 | 1990-06-21 | マイクロプロセッサ |
| KR1019910010458A KR940009099B1 (ko) | 1990-06-21 | 1991-06-21 | 마이크로 프로세서 |
| EP91110264A EP0462622B1 (en) | 1990-06-21 | 1991-06-21 | Microprocessor capable of ensuring flexible recovery time for I/O device |
| DE69129168T DE69129168T2 (de) | 1990-06-21 | 1991-06-21 | Mikroprozessor, der zur Sicherstellung von flexibler Erholungszeit für eine E/A-Vorrichtung fähig ist |
| US08/222,320 US5555559A (en) | 1990-06-21 | 1994-04-04 | Microprocessor capable of ensuring flexible recovery time for I/O device by inserting idle states |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164900A JP3018404B2 (ja) | 1990-06-21 | 1990-06-21 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0454553A true JPH0454553A (ja) | 1992-02-21 |
| JP3018404B2 JP3018404B2 (ja) | 2000-03-13 |
Family
ID=15802003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2164900A Expired - Fee Related JP3018404B2 (ja) | 1990-06-21 | 1990-06-21 | マイクロプロセッサ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5555559A (ja) |
| EP (1) | EP0462622B1 (ja) |
| JP (1) | JP3018404B2 (ja) |
| KR (1) | KR940009099B1 (ja) |
| DE (1) | DE69129168T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6304964B1 (en) | 1998-04-13 | 2001-10-16 | Fujitsu Limited | Apparatus and method for controlling initialization of a processor system |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2256292B (en) * | 1991-05-21 | 1994-11-02 | Research Machines Plc | A bus timing system of a computer |
| US5768529A (en) * | 1995-05-05 | 1998-06-16 | Silicon Graphics, Inc. | System and method for the synchronous transmission of data in a communication network utilizing a source clock signal to latch serial data into first registers and a handshake signal to latch parallel data into second registers |
| US5812878A (en) * | 1996-05-10 | 1998-09-22 | Apple Computer, Inc. | System for DMA transfer wherein controller waits before execution of next instruction until a counter counts down from a value loaded by said controller |
| FR2751444B1 (fr) * | 1996-07-18 | 1998-09-11 | France Telecom | Procede et dispositif de controle de la synchronisation temporelle entre une unite de traitement, par exemple un microprocesseur, et des moyens exterieurs |
| JP3765931B2 (ja) * | 1998-10-15 | 2006-04-12 | 富士通株式会社 | バッファ制御方法及びバッファ制御装置 |
Citations (2)
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| JPS6366659A (ja) * | 1986-09-08 | 1988-03-25 | Nec Corp | マイクロコンピユ−タ |
| JPH01321545A (ja) * | 1988-06-23 | 1989-12-27 | Nec Corp | バス・ステート制御回路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4507732A (en) * | 1981-10-05 | 1985-03-26 | Burroughs Corporation | I/O subsystem using slow devices |
| US4631702A (en) * | 1984-02-28 | 1986-12-23 | Canadian Patents and Deveopment Limited--Societe Canadienne des Brevets et d'Exploitation Limitee | Computer speed control |
| JPS6243764A (ja) * | 1985-08-21 | 1987-02-25 | Nec Corp | バス・ステ−ト制御回路 |
| US5125088A (en) * | 1986-09-08 | 1992-06-23 | Compaq Computer Corporation | Computer system speed control at continuous processor speed |
| US5155812A (en) * | 1989-05-04 | 1992-10-13 | Texas Instruments Incorporated | Devices and method for generating and using systems, software waitstates on address boundaries in data processing |
| EP0309989A3 (en) * | 1987-09-28 | 1989-07-26 | Compaq Computer Corporation | High speed microprocessor with one-shot timer for 8-bit i/o accesses |
| JPH0276057A (ja) * | 1988-09-13 | 1990-03-15 | Toshiba Corp | Ｉ／ｏリカバリ方式 |
| US5065313A (en) * | 1989-03-30 | 1991-11-12 | Dell Usa Corporation | Digital computer system having circuit for regulation of I/O command recovery time |
| US5220659A (en) * | 1989-09-18 | 1993-06-15 | Micral, Inc. | System for matching data recovery time between different devices by extending a cycle upon detecting end of cycle |
| US5021985A (en) * | 1990-01-19 | 1991-06-04 | Weitek Corporation | Variable latency method and apparatus for floating-point coprocessor |
-
1990
- 1990-06-21 JP JP2164900A patent/JP3018404B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-21 KR KR1019910010458A patent/KR940009099B1/ko not_active IP Right Cessation
- 1991-06-21 EP EP91110264A patent/EP0462622B1/en not_active Expired - Lifetime
- 1991-06-21 DE DE69129168T patent/DE69129168T2/de not_active Expired - Fee Related
-
1994
- 1994-04-04 US US08/222,320 patent/US5555559A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6366659A (ja) * | 1986-09-08 | 1988-03-25 | Nec Corp | マイクロコンピユ−タ |
| JPH01321545A (ja) * | 1988-06-23 | 1989-12-27 | Nec Corp | バス・ステート制御回路 |
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| US6304964B1 (en) | 1998-04-13 | 2001-10-16 | Fujitsu Limited | Apparatus and method for controlling initialization of a processor system |
Also Published As
| Publication number | Publication date |
|---|---|
| US5555559A (en) | 1996-09-10 |
| EP0462622B1 (en) | 1998-04-01 |
| DE69129168D1 (de) | 1998-05-07 |
| EP0462622A3 (en) | 1992-12-23 |
| KR940009099B1 (ko) | 1994-09-29 |
| JP3018404B2 (ja) | 2000-03-13 |
| EP0462622A2 (en) | 1991-12-27 |
| KR920001318A (ko) | 1992-01-30 |
| DE69129168T2 (de) | 1998-09-03 |
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| JPH0551931B2 (ja) |
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