JPS6048504A - シ−ケンスコントロ−ラの接続方式 - Google Patents
シ−ケンスコントロ−ラの接続方式Info
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- JPS6048504A JPS6048504A JP15481683A JP15481683A JPS6048504A JP S6048504 A JPS6048504 A JP S6048504A JP 15481683 A JP15481683 A JP 15481683A JP 15481683 A JP15481683 A JP 15481683A JP S6048504 A JPS6048504 A JP S6048504A
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- Japan
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- sequence
- bus
- sequence controller
- controllers
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- Pending
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/052—Linking several PLC's
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、シーケンスコントローラのカスケード接続に
よる制御方式に係り、さらに詳しくは、同一機能を有す
るシーケンスコントローラを複数台接続して大規模なシ
ーケンスコントローラを構成するに好適なシーケンスコ
ントローラの接続方式に関するものである。
よる制御方式に係り、さらに詳しくは、同一機能を有す
るシーケンスコントローラを複数台接続して大規模なシ
ーケンスコントローラを構成するに好適なシーケンスコ
ントローラの接続方式に関するものである。
シーケンスコントローラシステムにおいては、同一のシ
ーケンスコントローラを複数台接続し、１台のシーケン
サとして制御規模を太きぐする場合がある。この場合、
複数台のシーケンスコントローラのうち１台のみの演算
制御部（以下ＣＰＵと称す）および他の制御機能を全て
動作させる。
ーケンスコントローラを複数台接続し、１台のシーケン
サとして制御規模を太きぐする場合がある。この場合、
複数台のシーケンスコントローラのうち１台のみの演算
制御部（以下ＣＰＵと称す）および他の制御機能を全て
動作させる。
そして、他の残るシーケンスコントローラのＣＰＵは動
作させず、外部の入出力制御部のみ動作させ、入出力点
数のみを増加するとか、またはユーザプログラムメモリ
、内部のデータメモリ （内部入山カメモリ、タイマ、
カウンタ）、外部の入出力制御部を動作させ、ユーザプ
ログラムのメモリ容量、内部入出カメモリ容量、タイマ
、カウンタの数、入出力点数等を増加している。しかし
ながらいずれにしてもＣＰＵは１台のみしか動作してお
らず、その１台のＣＰＵで全てを処理することになるた
め、処理速度はユーザプログラムのメモリ容量が増加す
ればその分遅くなる。また、各シーケンスコントローラ
が有しているＣＰＵ、メモリ等を使用しないまま、シー
ケンスコントローラを並列運転することは経済的な点に
おいても不利である。
作させず、外部の入出力制御部のみ動作させ、入出力点
数のみを増加するとか、またはユーザプログラムメモリ
、内部のデータメモリ （内部入山カメモリ、タイマ、
カウンタ）、外部の入出力制御部を動作させ、ユーザプ
ログラムのメモリ容量、内部入出カメモリ容量、タイマ
、カウンタの数、入出力点数等を増加している。しかし
ながらいずれにしてもＣＰＵは１台のみしか動作してお
らず、その１台のＣＰＵで全てを処理することになるた
め、処理速度はユーザプログラムのメモリ容量が増加す
ればその分遅くなる。また、各シーケンスコントローラ
が有しているＣＰＵ、メモリ等を使用しないまま、シー
ケンスコントローラを並列運転することは経済的な点に
おいても不利である。
本発明の目的は、前記した従来技術の問題点を解決し、
同一機能を有するシーケンスコントローラを複数台接続
使用する場合において、そｈ、それのシーケンスコント
ローラが有する回路機能を同時に動作させ、処理速度を
落すことなく、経済的に、しかも１台のシーケンスコン
トローラの如き動作させろことのできる大規模なシーケ
ンスコントローラを構成することにある。
同一機能を有するシーケンスコントローラを複数台接続
使用する場合において、そｈ、それのシーケンスコント
ローラが有する回路機能を同時に動作させ、処理速度を
落すことなく、経済的に、しかも１台のシーケンスコン
トローラの如き動作させろことのできる大規模なシーケ
ンスコントローラを構成することにある。
本発明は上記目的を達成するために、個々のシーケンス
コントローラのアドレス空間のぶつかりを生じないよう
にし、かデータバス上でのデータのぶつかりが生じない
ようにするアドレスコントロールレジスタ、バスコント
ロール制御部ヲ１ｆｆｆｉて各シーケンスコントローラ
を構成し、このシーケンスコントローラをカスケード接
続することによって、自シーケンスコントローラ以外の
シーケンスコントローラのＣＰＵ、メモリ等の回路機能
を動作させるよう廻したものである。
コントローラのアドレス空間のぶつかりを生じないよう
にし、かデータバス上でのデータのぶつかりが生じない
ようにするアドレスコントロールレジスタ、バスコント
ロール制御部ヲ１ｆｆｆｉて各シーケンスコントローラ
を構成し、このシーケンスコントローラをカスケード接
続することによって、自シーケンスコントローラ以外の
シーケンスコントローラのＣＰＵ、メモリ等の回路機能
を動作させるよう廻したものである。
以下、添付図面１に従って本発明の一実施例を詳述する
。
。
第１図はその具体的な回路構成を示したものであって、
同一機能を有する２台のシーケンスコントローラＡ、Ｂ
を並列接続し、１台のシーケンスコントローラとして制
御動作させるように構成した場合のブロック図である。
同一機能を有する２台のシーケンスコントローラＡ、Ｂ
を並列接続し、１台のシーケンスコントローラとして制
御動作させるように構成した場合のブロック図である。
同（ネ１において、１ａ。
１ｂはユーザプログラムメモリから命令を読出し１、そ
の命令を逐次実行処理するＣＰＵ （演算制御部）、２
ａ、２ｂはユーザプログラムを格納するユーザプログラ
ムメモリ、３ａ、３ｂは、例えば内部入出力回路、タイ
マ、カウンタ等から成る内部データメモリ、Ａａ、４ｂ
は外部入出力を制御する外部入出力制御部、５ａ、５ｂ
は個々のシーケンスコントローラのアドレス空間がぶつ
かり合わないように、第２図に示す如くシーケンサ識別
アドレスを付加するためのアドレスコンｌ−ロールレジ
スタである。６ａ、６ｂはバスコントロール制御部で、
自シーケンスコントローラ以外のシーケンスコントロー
ラのアドレス空間にある内部データメモリ等を参照（使
用）するとき、自分のデータバス、アドレスバスを、参
照（使用）しようとする相手のシーケンスコントローラ
のアドレスかデータバスに接続し、同時にアドレスデー
タが相手とバス上でぶつからないよう参照している間、
命伶の実行を命令の切れ目にて一時止めろように相手に
要求するためのものである。また、このバスコントロー
ル制御部６ａ、６ｂは逆に相手からこのようなバスの接
続要求があった場合は、決められた仁先順位に従い、自
シーケンスコントローンのＣＰＵの命令の実行を命令の
切れ目にて−１１、う停止させるなどの制御もする。７
ａ、７ｂはアドレスバス、データバスを開閉制御するバ
スゲート制釧１部である。これらの各回路間は、信号線
８ａ、８ｂ。
の命令を逐次実行処理するＣＰＵ （演算制御部）、２
ａ、２ｂはユーザプログラムを格納するユーザプログラ
ムメモリ、３ａ、３ｂは、例えば内部入出力回路、タイ
マ、カウンタ等から成る内部データメモリ、Ａａ、４ｂ
は外部入出力を制御する外部入出力制御部、５ａ、５ｂ
は個々のシーケンスコントローラのアドレス空間がぶつ
かり合わないように、第２図に示す如くシーケンサ識別
アドレスを付加するためのアドレスコンｌ−ロールレジ
スタである。６ａ、６ｂはバスコントロール制御部で、
自シーケンスコントローラ以外のシーケンスコントロー
ラのアドレス空間にある内部データメモリ等を参照（使
用）するとき、自分のデータバス、アドレスバスを、参
照（使用）しようとする相手のシーケンスコントローラ
のアドレスかデータバスに接続し、同時にアドレスデー
タが相手とバス上でぶつからないよう参照している間、
命伶の実行を命令の切れ目にて一時止めろように相手に
要求するためのものである。また、このバスコントロー
ル制御部６ａ、６ｂは逆に相手からこのようなバスの接
続要求があった場合は、決められた仁先順位に従い、自
シーケンスコントローンのＣＰＵの命令の実行を命令の
切れ目にて−１１、う停止させるなどの制御もする。７
ａ、７ｂはアドレスバス、データバスを開閉制御するバ
スゲート制釧１部である。これらの各回路間は、信号線
８ａ、８ｂ。
９ａ、９ｂ、１２ａ、１２ｂ、１５． １６．１７ａ。
１７ｂ、２１ａ、２１ｂ、２３ａ、２３ｂ、２６ａ。
２６ ｂ、２７ ａ、２７ ｂによって接続されている
０第１図に示す如きのシーケンスコントロールＡ。
０第１図に示す如きのシーケンスコントロールＡ。
Ｂは個別に動作し、例えば、シーケンスコントローラＡ
について述べれば、ユーザプログラムメモリ２をＣＰｔ
Ｊｌａから信号ｉ８ａを介して得られるアドレス信号で
逐次データ信号（信号１９ａ）を読み川し、その読み出
した命令に従い必要に応じ内部データメモＩＪ ３ ａ
を参照し、外部入出力制御部４ａを介して、外部入出力
を制御する。このとき、出力されるアドレスはアドレス
コントロールレジスタ５ａでシーケンスコントローラ識
別アドレスを付加されずに信号線８ａを介して伝達され
る。この回路動作はシーケンスコントローラＢについて
も同様である。もちろん、このときシーケンスコントロ
ーラＡ、Ｂ間のバス接続は電気的に切端されている。
について述べれば、ユーザプログラムメモリ２をＣＰｔ
Ｊｌａから信号ｉ８ａを介して得られるアドレス信号で
逐次データ信号（信号１９ａ）を読み川し、その読み出
した命令に従い必要に応じ内部データメモＩＪ ３ ａ
を参照し、外部入出力制御部４ａを介して、外部入出力
を制御する。このとき、出力されるアドレスはアドレス
コントロールレジスタ５ａでシーケンスコントローラ識
別アドレスを付加されずに信号線８ａを介して伝達され
る。この回路動作はシーケンスコントローラＢについて
も同様である。もちろん、このときシーケンスコントロ
ーラＡ、Ｂ間のバス接続は電気的に切端されている。
第３図は、第１図に示すシーケンスコントローラｈ、Ｂ
のバスコントロール制御ｉ６ａ、６ｂとバスゲート制御
部７ａ、７ｂのアドレスバス接続状態を示すもので、第
１図と同一符号をイｑしであるものは同一のものを示し
ている。第３図１中、３２ａ、３２ｂは識別アドレスの
、■と信号線１５を介して入力されたアドレスとの一致
を判別する比較回路、２５ ａ、２８ ａ、２５ ｂ、
２８ ｂはＡＮＤ回路、３３ ａ、５ Ａ ａ、３３
ｂ、３ Ａ ｂは信号線１５の信号送出系路を形成する
半導体スイッチング回路である。また、３０ａ、３０ｂ
は信−舅線１７ａ、１７ｂを介して入力された要求信号
の優先を判別する優先順位回路、３１ａ、３１ｂはメモ
リ参照に必要な時間を記憶する記憶回路である。これら
の回路間は信号線２ Ａ ａ、 ２４ｂ、 ２６ａ、２
６ｂ。
のバスコントロール制御ｉ６ａ、６ｂとバスゲート制御
部７ａ、７ｂのアドレスバス接続状態を示すもので、第
１図と同一符号をイｑしであるものは同一のものを示し
ている。第３図１中、３２ａ、３２ｂは識別アドレスの
、■と信号線１５を介して入力されたアドレスとの一致
を判別する比較回路、２５ ａ、２８ ａ、２５ ｂ、
２８ ｂはＡＮＤ回路、３３ ａ、５ Ａ ａ、３３
ｂ、３ Ａ ｂは信号線１５の信号送出系路を形成する
半導体スイッチング回路である。また、３０ａ、３０ｂ
は信−舅線１７ａ、１７ｂを介して入力された要求信号
の優先を判別する優先順位回路、３１ａ、３１ｂはメモ
リ参照に必要な時間を記憶する記憶回路である。これら
の回路間は信号線２ Ａ ａ、 ２４ｂ、 ２６ａ、２
６ｂ。
２７ ａ、２７ ｂ、２９ ａ、２９ ｂ、並びに２０
ａ。
ａ。
２２ ａ、２０ ｂ、２２ ｂにより接続しである。
次に、第１図並びに第３図に示す如きの回路構成におい
て、シーケンスコントロールＡ ｉ）ｓ ラ）３の内部
データメモ１Ｊ３ｂを参照して動作制御する場合につい
て説明する。まず最初に、シーケンスコントローラ八〇
〇！ＰＵ１ ａは、シーケンスコントロールＡ、Ｂのバ
スコントロール制御部＋１５ ａ、 ６ｂに対し、信号
線１７ａを介し、接続要求信号指令な出ｊ。そこでシー
ケンスコントロールＡのバスコントロール制御部６ａは
、優先順位回路３０ａにてシーケンスコントロールＢか
らの要求があるかないかを判断し、それがシーケンスコ
ントロールＢからもある場合は、優先順位（仮にＡ）Ｂ
とする）に従い、信号線２０ａを介して信号を出力し、
その信号をメモリ参照に必要な時間を記憶する記憶回路
３ｉａに記憶すると共に、信号線２１ａを介して出力信
号を半纏体スイッチング回路３４ａに入力してオンし、
シーケンスコントロールＡのアドレスバス８ａを信号線
１５に接続する。このとき、同時に第１図に示すデータ
バス９ａも信号線１６に接続する。
て、シーケンスコントロールＡ ｉ）ｓ ラ）３の内部
データメモ１Ｊ３ｂを参照して動作制御する場合につい
て説明する。まず最初に、シーケンスコントローラ八〇
〇！ＰＵ１ ａは、シーケンスコントロールＡ、Ｂのバ
スコントロール制御部＋１５ ａ、 ６ｂに対し、信号
線１７ａを介し、接続要求信号指令な出ｊ。そこでシー
ケンスコントロールＡのバスコントロール制御部６ａは
、優先順位回路３０ａにてシーケンスコントロールＢか
らの要求があるかないかを判断し、それがシーケンスコ
ントロールＢからもある場合は、優先順位（仮にＡ）Ｂ
とする）に従い、信号線２０ａを介して信号を出力し、
その信号をメモリ参照に必要な時間を記憶する記憶回路
３ｉａに記憶すると共に、信号線２１ａを介して出力信
号を半纏体スイッチング回路３４ａに入力してオンし、
シーケンスコントロールＡのアドレスバス８ａを信号線
１５に接続する。このとき、同時に第１図に示すデータ
バス９ａも信号線１６に接続する。
一方、シーケンスコントロールＢのバスコントｏ −ル
制？ＭＩＭ ６ ｂ ＋’；ｉ、シーケンスコントロー
ルＡからのバス接続要求信号（信号線１７ａ）と優先１
１［位信号（Ａ３ Ｂ） とにより、信号線２２ｂを介
して出力６月を得、その信号をメモリ参照に必要な時間
を記憶する記憶回路５１ｂＫ記憶すると共に、信号線２
３ｂに出力信号を得る。次に、シーケンスコントローラ
ＡのＣＰＵ１ａは、アドレスコントロールレジスタ５ａ
にて、シーケンスコントローラＢＬ：Ｉ）識別アドレス
を付加したそのシーケンスコントローラＢの内部データ
メモリ３ｂのアドレスをアドレスバス１５を介して送出
する。
制？ＭＩＭ ６ ｂ ＋’；ｉ、シーケンスコントロー
ルＡからのバス接続要求信号（信号線１７ａ）と優先１
１［位信号（Ａ３ Ｂ） とにより、信号線２２ｂを介
して出力６月を得、その信号をメモリ参照に必要な時間
を記憶する記憶回路５１ｂＫ記憶すると共に、信号線２
３ｂに出力信号を得る。次に、シーケンスコントローラ
ＡのＣＰＵ１ａは、アドレスコントロールレジスタ５ａ
にて、シーケンスコントローラＢＬ：Ｉ）識別アドレス
を付加したそのシーケンスコントローラＢの内部データ
メモリ３ｂのアドレスをアドレスバス１５を介して送出
する。
このようにして送出されたブトレスは、シーケンスコン
トローラＢの比較回路５２ｏにて識別アドレス■と比較
され、それが一致していｔｌは４８号線２ａｂに出力を
得る。この：１ａ合、一致するので、信号線２４１）に
は出力が得られ、さらに、信号線２３ｂは「ＨＪレベル
信号となっているため、ＡＮＤ回路２５ｂの出力はｒｍ
Ｊレベルとなり、シーケンスコントローラＢのＣＰＵ＋
ｂヘイｎ−に描２６ｂを介し、命令の寅行を命令の切れ
目にて停止させるための停止指令を出力する。その応答
信号である停止信号（信号線２７ンの入力によりＡＮＤ
回路２Ｂ？）をオンし、ω力ｒＨＪレベル（信号め２９
ｂ）にて半導体スイッチング回路３３ｂをオンし、信号
線１５をシーケンスコントロールＢのアドレスバス（信
号線）８へ接続する。これと同時に第１図に示す信号線
１６もシーケンスコントローラＢのデータバス９へ同様
に接続する。
トローラＢの比較回路５２ｏにて識別アドレス■と比較
され、それが一致していｔｌは４８号線２ａｂに出力を
得る。この：１ａ合、一致するので、信号線２４１）に
は出力が得られ、さらに、信号線２３ｂは「ＨＪレベル
信号となっているため、ＡＮＤ回路２５ｂの出力はｒｍ
Ｊレベルとなり、シーケンスコントローラＢのＣＰＵ＋
ｂヘイｎ−に描２６ｂを介し、命令の寅行を命令の切れ
目にて停止させるための停止指令を出力する。その応答
信号である停止信号（信号線２７ンの入力によりＡＮＤ
回路２Ｂ？）をオンし、ω力ｒＨＪレベル（信号め２９
ｂ）にて半導体スイッチング回路３３ｂをオンし、信号
線１５をシーケンスコントロールＢのアドレスバス（信
号線）８へ接続する。これと同時に第１図に示す信号線
１６もシーケンスコントローラＢのデータバス９へ同様
に接続する。
そして、目的とするシーケンスコントロ ラＢの内部デ
ータメモリ３ｂを参照し、そこより読み出されたデータ
はシーケンスコントローラＢのデータバス９ｂから信号
線１６を介し、シーケンスコントローラＡのデータバス
９ａを介し、ＣＰＵ１ａへ読込むことによって、シーケ
ンスコントローラＢ側の内部データメモリ３ｂの参照を
終了する０ メモリ参照を終了すると、バス接続要求信号もオフされ
、演算命令停止信号である信号（信号線２６ｂ）がオフ
と１【す、アドレスバス、データバスも切り離される。
ータメモリ３ｂを参照し、そこより読み出されたデータ
はシーケンスコントローラＢのデータバス９ｂから信号
線１６を介し、シーケンスコントローラＡのデータバス
９ａを介し、ＣＰＵ１ａへ読込むことによって、シーケ
ンスコントローラＢ側の内部データメモリ３ｂの参照を
終了する０ メモリ参照を終了すると、バス接続要求信号もオフされ
、演算命令停止信号である信号（信号線２６ｂ）がオフ
と１【す、アドレスバス、データバスも切り離される。
以上のようにして、シーケンスコントローラＡとＢのバ
ス接続が実行され、また、シーケンスコントロールＢの
命令の実行が止まっているのは参照に必要な時間幅のみ
であり、必要な時間が経過すれば両者のバスコントロー
ル制御部６ａ、６ｂは、シーケンスコントローラＡとＢ
との接続バスを切離し、またシーケンスコントローラＢ
のＣＰＵ１ｂの命令の実行を再開させる。そして、両者
のシーケンスコントローラによるバス接続要求がぶつか
り合った場合は、バスコントロール制０１１部６ａ。
ス接続が実行され、また、シーケンスコントロールＢの
命令の実行が止まっているのは参照に必要な時間幅のみ
であり、必要な時間が経過すれば両者のバスコントロー
ル制御部６ａ、６ｂは、シーケンスコントローラＡとＢ
との接続バスを切離し、またシーケンスコントローラＢ
のＣＰＵ１ｂの命令の実行を再開させる。そして、両者
のシーケンスコントローラによるバス接続要求がぶつか
り合った場合は、バスコントロール制０１１部６ａ。
６ｂの優先順位（Ａ、Ｂ）により決定され、優先順位の
高い方の要求が受入れられ実行される。さらに台数が増
加する場合もバスコントロール制御部の優先順位が、例
えばＡ、Ｂ、Ｏ・・・・・・と増加するのとシルケンス
コントローラの識別アドレスのビットが増加するのみで
、他の動作は同じことが容易に類推できる。
高い方の要求が受入れられ実行される。さらに台数が増
加する場合もバスコントロール制御部の優先順位が、例
えばＡ、Ｂ、Ｏ・・・・・・と増加するのとシルケンス
コントローラの識別アドレスのビットが増加するのみで
、他の動作は同じことが容易に類推できる。
したがって、構成要素としての個々のシーケンスコント
ローラは全体の内部データメモリ、さらに外部入出力制
御部を介して全体の外部入出力を参照できることになる
。また、シーケンスコントローラＡのプログラムの実行
後、シーケンスコントローラＢのプログラムの実行をす
るのではなく、シーケンスコントロールＡのプログラム
とシーケンスコントローラＢのプログラムは同時に実行
され、必要なときのみどちらかの実行が止まるのである
から、プログラムメモリ容量が２倍になっても処理速度
は２倍未満である。
ローラは全体の内部データメモリ、さらに外部入出力制
御部を介して全体の外部入出力を参照できることになる
。また、シーケンスコントローラＡのプログラムの実行
後、シーケンスコントローラＢのプログラムの実行をす
るのではなく、シーケンスコントロールＡのプログラム
とシーケンスコントローラＢのプログラムは同時に実行
され、必要なときのみどちらかの実行が止まるのである
から、プログラムメモリ容量が２倍になっても処理速度
は２倍未満である。
すなわち、複数台の同一のシーケンスコントローラをカ
スケード接続することにより、ＣＰＵを有効に利用でき
ると共にメモリ容量、入出力点数を大幅に増大させ、さ
らに処理速度が台数倍にならず、処理速度の速いシーケ
ンスコントローラシステムが実現可能である。特に、メ
モリ容量の小さい、入出力点数の少ない小規模なシーケ
ンスコントローラをカスケード接続する場合において有
効である。また、メモリ容量、入出力点数の種類により
多くの種類のシーケンスコントローラを製造する必要が
生じるが、同実施例により１種類のシーケンスコントロ
ーラの製造で全てカバーできコスト的にも有利で、経済
的である。
スケード接続することにより、ＣＰＵを有効に利用でき
ると共にメモリ容量、入出力点数を大幅に増大させ、さ
らに処理速度が台数倍にならず、処理速度の速いシーケ
ンスコントローラシステムが実現可能である。特に、メ
モリ容量の小さい、入出力点数の少ない小規模なシーケ
ンスコントローラをカスケード接続する場合において有
効である。また、メモリ容量、入出力点数の種類により
多くの種類のシーケンスコントローラを製造する必要が
生じるが、同実施例により１種類のシーケンスコントロ
ーラの製造で全てカバーできコスト的にも有利で、経済
的である。
上述の実施例からも明らかなように本発明によれば、同
一のシーケンスコントローラを複数台接続し、しかも同
時にそれぞれを動作させるために個々のシーケンスコン
トローラのアドレス空間のぶつかりが生じないように、
しかもデータバス上のデータのぶつかりが生じないよう
にするアドレスコントロールレジスタ、バスコントロー
ル制御部を設げてカスケード接続構成したものである力
・ら、自シーケンスコントローラ以外のメモリ空間の利
用、ＣＰＵの利用が可能どなり、メモリ容量の増加が図
れると共に、入出力点数の増加が図れ、さらに１処理速
度も接続台数倍未満で処理できる等と、小規模なシーケ
ンスコントローラで大規模なシーケンスコントローラシ
ステムを構成でき、高速処理可能で経済的なシーケンス
コントローラを得ることができる。
一のシーケンスコントローラを複数台接続し、しかも同
時にそれぞれを動作させるために個々のシーケンスコン
トローラのアドレス空間のぶつかりが生じないように、
しかもデータバス上のデータのぶつかりが生じないよう
にするアドレスコントロールレジスタ、バスコントロー
ル制御部を設げてカスケード接続構成したものである力
・ら、自シーケンスコントローラ以外のメモリ空間の利
用、ＣＰＵの利用が可能どなり、メモリ容量の増加が図
れると共に、入出力点数の増加が図れ、さらに１処理速
度も接続台数倍未満で処理できる等と、小規模なシーケ
ンスコントローラで大規模なシーケンスコントローラシ
ステムを構成でき、高速処理可能で経済的なシーケンス
コントローラを得ることができる。
【図面の簡単な説明】
第」図は本発明の一実施例を示すシーケンスコントロー
ラの接続回路□□□、鰯２図はアドレスコントロールレ
ジスタの具体的な十行成図、第６図は第１図のバスコン
トロール制御部とバスゲート制御部のアドレス接続の具
体的な回路図である。 １ａ、’ｌｂ・・・演算制御部、２ａ、２ｂ・・・ユー
ザプログラムメモリ、３ａ、３ｂ・・・内部データメモ
リ、ｉｉａ、４ｂ・・・外部入出力制御部、５ａ、５ｂ
・・・アドレスコントロールレジスタ、６ａ、６ｂ・・
・バスコントロール制御部、７ａ、７ｂ・・・ノ（スケ
ート制御部 潴２ 図 ・−ケ・す盲畝庁ｊ げ゛７′／ザ内７ト１ス＋’ ｔ
” （・ス 第３図 ０ １７久 −ト
ラの接続回路□□□、鰯２図はアドレスコントロールレ
ジスタの具体的な十行成図、第６図は第１図のバスコン
トロール制御部とバスゲート制御部のアドレス接続の具
体的な回路図である。 １ａ、’ｌｂ・・・演算制御部、２ａ、２ｂ・・・ユー
ザプログラムメモリ、３ａ、３ｂ・・・内部データメモ
リ、ｉｉａ、４ｂ・・・外部入出力制御部、５ａ、５ｂ
・・・アドレスコントロールレジスタ、６ａ、６ｂ・・
・バスコントロール制御部、７ａ、７ｂ・・・ノ（スケ
ート制御部 潴２ 図 ・−ケ・す盲畝庁ｊ げ゛７′／ザ内７ト１ス＋’ ｔ
” （・ス 第３図 ０ １７久 −ト
Claims (1)
- 複数台の同一シーケンスコントローラをカスケード接続
することによって、１台のシーケンスコントローラとし
て制御できるようにしたシーケンスコントローラの接続
方式であって、ユーザプログラムを格納するユーザプロ
グラムメモリと、該プログラムメモリからの命令データ
を読出し、該命令を逐次実行する演算制御部と、該演算
制御部からのアドレス信号に応じて前記ユーザプログラ
ムメモリから読出された命令に従いデータ読／１がなさ
れる内部データメモリと、外部入出力を制御する外部入
出力制御部と、個々のシーケンスコントローラのアドレ
ス空間がぶつかり合わないようにするだめのアドレスコ
ントローラレジスタと、自またはイ也のシーケンスコン
トローラからのバス接続要求により決められた優先ＩＩ
位に従って、他のシーケンスコントローラとのアドレス
バスとデータバスの接続制御をし、かつ自アドレスデー
タが相手シーケンスコントローラの命令実行を命令の切
れ目にて一時中止することをｆｆ１６’（ｌするバスコ
ントロール制御部と、アドレスバス、データバスを開、
閉制御し、他のシーケンスコン）ｌ−−ラとの接続バス
を有するバスゲート制御部とを備えて成る個々のシーケ
ンスコントローラをカスケード接続し、自シーケンスコ
ントローラ以外のシーケンスコントローラの回路機能並
びにプログラムを自シーケンスコントローラからの制御
指令によって利用し、＋２１１１台のシーケンスコント
ローラのプログラム実行を同時に実行できるように１．
ｉＩＩ成したことを特徴とするシーケンスコントローラ
の接続方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15481683A JPS6048504A (ja) | 1983-08-26 | 1983-08-26 | シ−ケンスコントロ−ラの接続方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15481683A JPS6048504A (ja) | 1983-08-26 | 1983-08-26 | シ−ケンスコントロ−ラの接続方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6048504A true JPS6048504A (ja) | 1985-03-16 |
Family
ID=15592499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15481683A Pending JPS6048504A (ja) | 1983-08-26 | 1983-08-26 | シ−ケンスコントロ−ラの接続方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048504A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62118462A (ja) * | 1985-11-19 | 1987-05-29 | Canon Inc | 制御装置 |
| AU635660B2 (en) * | 1990-08-17 | 1993-03-25 | Unichema Chemie Bv | Slip and antiblocking agent for polyolefin films |
| EP0643472A1 (de) * | 1993-09-11 | 1995-03-15 | ProControl AG | Servo-Regelantrieb |
| US5481456A (en) * | 1990-09-04 | 1996-01-02 | Fuji Jukogyo Kabushiki Kaisha | Electronic control system having master/slave CPUs for a motor vehicle |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745606A (en) * | 1980-08-29 | 1982-03-15 | Toshiba Mach Co Ltd | Sequence controller having function extending performance |
| JPS5769305A (en) * | 1980-10-13 | 1982-04-28 | Omron Tateisi Electronics Co | Programmable logic controller |
| JPS5789104A (en) * | 1980-11-21 | 1982-06-03 | Toyota Motor Corp | Control method of parallel processing type programmable controller |
| JPS57182203A (en) * | 1981-05-01 | 1982-11-10 | Hitachi Ltd | Programmable sequence controller |
| JPS588306A (ja) * | 1981-07-07 | 1983-01-18 | Omron Tateisi Electronics Co | プログラム分散・並列実行式プログラマブル・ロジツク・コントロ−ラシステム |
| JPS5840619A (ja) * | 1981-09-04 | 1983-03-09 | Hitachi Ltd | シ−ケンスコントロ−ラおよびその制御方法 |
-
1983
- 1983-08-26 JP JP15481683A patent/JPS6048504A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745606A (en) * | 1980-08-29 | 1982-03-15 | Toshiba Mach Co Ltd | Sequence controller having function extending performance |
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|---|---|---|---|---|
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