JP2009021866A - シリアルパラレル変換回路の設計方法およびシリアルパラレル変換回路 - Google Patents

Abstract

【課題】受信速度を制約せずに、レースコンディションを解消すること。
【解決手段】受信したデータとストローブとの排他的論理和をとることにより、クロックを生成するクロック生成部と、直列に接続される複数のメモリ素子を有し、該クロックに同期してデータを取り込むシフトレジスタとを備えるシリアルパラレル変換回路の設計方法であって、シフトレジスタの初段のメモリ素子がデータを取り込むとき、並びに、該メモリ素子がデータを保持するときのデータおよびストローブの規則性を求め、該規則性に合致する出力を生成する論理回路をシフトレジスタのデータ入力側に設けるとともに、該メモリ素子のデータの取り込みタイミングを半周期ずらすシリアルパラレル変換回路の設計方法を提供する。
【選択図】 図４

Description

本発明は、データとストローブに基づいて受信側でクロックを再生し、デコーディングを行うシリアルパラレル変換回路に関するものである。

従来、宇宙機器向けのインターフェース規格として、ＩＥＥＥ１３５５が知られている。また、近年、次世代の宇宙機器向けのインターフェース規格として「Space Wire」が提案されている。この「Space Wire」は、欧州宇宙機関（ＥＳＡ： European Space Agency）によってＩＥＥＥ１３５５をベースに宇宙標準として提案された規格であり、ＩＥＥＥ１３５５．２とも呼ばれている（例えば、特許文献１参照）。
また、地上では、ＡＶ機器やパソコン周辺機器等を統合して接続するのに適したインターフェースとして、ＩＥＥＥ１３９４高速シリアルバスが幅広く用いられている。

上述したＩＥＥＥ１３５５、ＩＥＥＥ１３５５．２、ＩＥＥＥ１３９４等は、送信側から送られてきた「データ」、「ストローブ」の２つの信号から受信側で送信側のクロックを再現するため、送受信の両側でクロックを同期させる必要がなく、システムを安価に構成することが可能となる。また、データ転送レートが可変なため、様々な機器に柔軟に対応できる等の利点を有している。

図１５に、上記規格に用いられるシリアルパラレル変換回路の一構成例を示す。このようなシリアルパラレル変換回路では、送信側から受信した「データＤ」と「ストローブＳ」との排他的論理和をとることにより、クロックＣＬＫが生成される。このクロックＣＬＫは、シフトレジスタ１００を構成する複数段のフリップフロップＦＦ０，ＦＦ１，〜ＦＦｎに入力される。
これにより、図１６に示すように、クロックＣＬＫの立ち上がりで入力データＤａｔａがシフトレジスタ１００の初段に設けられたフリップフロップＦＦ０に取り込まれる。
米国特許第５３４１３７１号明細書

ところで、図１５に示したような従来のシリアルパラレル変換回路を実際の回路で実現する場合、クロックＣＬＫや入力データＤａｔａがフリップフロップＦＦ０に入力されるまでに遅延が生ずる。このとき、図１７に示されるように、入力データＤａｔａが変化した後にクロックＣＬＫがフリップフロップＦＦ０に到達すれば問題は生じないが、図１８に示されるように、入力データＤａｔａが変化する前にクロックＣＬＫがフリップフロップＦＦ０に到達してしまうと、変化する前のデータＤａｔａがフリップフロップＦＦ０に取り込まれることとなり、本来取り込まれるべきデータと実際に取り込むデータとが異なるという、いわゆるレースコンディションが生ずる。

上記レースコンディションの問題を解消するために、遅延回路を介してクロックＣＬＫをフリップフロップＦＦ０に入力させることが考えられる。しかしながら、上述したシリアルパラレル変換回路をＣＰＬＤ（Complex PLD）や、ＦＰＧＡ（Field Programmable Gate Array）等のプログラミング可能な汎用の半導体デバイスにより実現しようとすると、遅延回路を設けるのは非常に困難となる。
更に、遅延回路を設けることによりクロックＣＬＫの位相を遅らせると、受信データの最小ビット周期がクロックＣＬＫの遅延回路の遅延量によって制限されるため、最大受信速度もクロックＣＬＫの遅延量により制限されてしまうという不都合が生ずる。

本発明は、上記問題を解決するためになされたもので、受信速度を制約せずに、レースコンディションを解消することのできるシリアルパラレル変換回路の設計方法およびシリアルパラレル変換回路並びに通信装置を提供することを目的とする。

上記課題を解決するために、本発明は以下の手段を採用する。
本発明は、受信したデータとストローブとの排他的論理和をとることによりクロックを生成するクロック生成部と、複数のメモリ素子を有すると共に前記クロックの立上がりおよび立下がりに同期して順次データを取り込むレジスタ群とを備えるシリアルパラレル変換回路の設計方法であって、前記レジスタ群のメモリ素子がデータを取り込むとき、並びに、該メモリ素子がデータを保持するときのデータおよびストローブの論理値が略同時に変化しないことが担保されることに基づく規則性を求め、該規則性に合致する出力を生成する論理回路を前記レジスタ群のデータ入力側に設けるとともに、該メモリ素子に入力されるデータの変化タイミングよりも該メモリ素子のデータの取り込みタイミングを遅らせるシリアルパラレル変換回路の設計方法を提供する。

発明者らは、受信したデータとストローブとの排他的論理和をとることにより、受信側でクロックを生成するようなシリアルパラレル変換回路において、レジスタ群に取り込まれるデータとストローブとの間には規則性があることを見出した。本発明は、このような規則性に着目して、データ受信の高速化と、レースコンディションを解消する点に特徴を有している。
即ち、このような方法によれば、メモリ素子の動作の規則性を求め、この規則性に合致する出力を生成する論理回路をレジスタ群のデータ入力側に設けるので、論理回路からメモリ素子に入力するデータの有効期間を長めに設定する（例えば、従来の期間がクロック半周期分であったのに対し、本発明ではクロック１周期分、つまり、従来に比べてデータの有効期間を２倍とする）ことが可能となる。これにより、レーシング対策としてクロックに従来と同様の遅延回路を設けたとしても、従来に比べて高速なシリアルデータをパラレルデータに変換することが可能となる。

上記シリアルパラレル変換回路の設計方法においては、前記レジスタ群において最初に信号が入力されるメモリ素子が前記クロックの立ち上がりでデータを取り込む場合に、前記論理回路は、データが０およびストローブが１のときに０を出力し、データが１およびストローブが０のときに１を出力し、データとストローブとがともに０またはともに１のときに前回値を出力することとしてもよい。

上記シリアルパラレル変換回路の設計方法においては、前記レジスタ群において最初に信号が入力されるメモリ素子が前記クロックの立ち下がりでデータを取り込む場合に、前記論理回路は、データが０およびストローブが０のときに０を出力し、データが１およびストローブが１のときに１を出力し、データとストローブとが互いに異なる値をとるときに前回値を出力することとしてもよい。

上記シリアルパラレル変換回路の設計方法においては、前記論理回路からの出力を前記メモリ素子で取り込むタイミングを、受信したデータおよびストローブの排他的論理輪をとることにより生成された前記クロックの半周期後のエッジとしてもよい。

このようにすることで、遅延回路を不要とすることができ、より高速なシリアルパラレル変換を実現することが可能となる。

本発明は、受信したデータとストローブとの排他的論理和をとることによりクロックを生成するクロック生成部と、複数のメモリ素子を有すると共に前記クロックの立上がりおよび立下がりに同期して順次データを取り込むレジスタ群と、前記レジスタ群のデータの入力側に設けられ、前記レジスタ群のメモリ素子がデータを取り込むとき、並びに、該メモリ素子がデータを保持するときのデータおよびストローブの論理値が略同時に変化しないことが担保されることに基づく規則性に合致する出力を生成する論理回路とを備え、該メモリ素子のデータの取り込みタイミングを該論理回路から出力されるデータの変化タイミングよりも遅らせるシリアルパラレル変換回路を提供する。

このような構成によれば、メモリ素子の動作の規則性を予め求め、この規則性に合致する出力を生成する論理回路をレジスタ群のデータ入力側に設けるので、論理回路からメモリ素子に入力するデータの有効期間を長めに設定する（例えば、従来の期間がクロック半周期分であったのに対し、本発明ではクロック１周期分、つまり、従来に比べてデータの有効期間を２倍とする）ことが可能となる。これにより、レーシング対策としてクロックに従来と同様の遅延回路を設けたとしても、従来に比べて高速なシリアルデータをパラレルデータに変換することが可能となる。
特に、シリアルパラレル変換回路を通信装置に用いる場合には、シリアルパラレル変換装置においてメモリ素子がデータを取り込むのに必要な時間が通信速度の律速点になるので、通信速度（ビットレート）を約２倍とすることが可能となる。

上記シリアルパラレル変換回路においては、前記論理回路からの出力を前記メモリ素子で取り込むタイミングを、受信したデータおよびストローブの排他的論理輪をとることにより生成された前記クロックの半周期後のエッジとしてもよい。

このようにすることで、遅延回路を不要とすることができ、より高速なシリアルパラレル変換を実現することが可能となる。

上記シリアルパラレル変換回路においては、前記レジスタ群において最初に信号が入力されるメモリ素子が前記クロックの立ち下がりでデータを取り込む場合には、例えば、前記論理回路は、データが０およびストローブが１のときに０を出力し、データが１およびストローブが０のときに１を出力し、データとストローブとがともに０またはともに１のときに前回値を出力することとしてもよい。

上記シリアルパラレル変換回路においては、前記レジスタ群において最初に信号が入力されるメモリ素子が前記クロックの立ち上がりでデータを取り込む場合には、例えば、前記論理回路は、データが０およびストローブが０のときに０を出力し、データが１およびストローブが１のときに１を出力し、データとストローブとが互いに異なる値をとるときに前回値を出力することとしてもよい。

本発明は、受信したデータとストローブとの排他的論理和をとることにより、クロックを生成するクロック生成部と、複数のメモリ素子を有するとともに、少なくとも最初に信号が入力されるメモリ素子が該クロックの立ち下がりでデータを取り込む第１のレジスタ群と、複数のメモリ素子を有し、少なくとも最初に信号が入力されるメモリ素子が該クロックの立ち上がりでデータを取り込む第２のレジスタ群と、前記第１のレジスタ群の入力側に設けられ、データが０およびストローブが１のときに０を出力し、データが１およびストローブが０のときに１を出力し、データとストローブとがともに０またはともに１のときに前回値を出力する第１の論理回路と、前記第２のレジスタ群の入力側に設けられ、データが０およびストローブが０のときに０を出力し、データが１およびストローブが１のときに１を出力し、データとストローブとが互いに異なる値をとるときに前回値を出力する第２の論理回路とを具備するシリアルパラレル変換回路を提供する。

このような構成によれば、クロックの立ち上がりで第１のレジスタ群において最初に信号が入力されるメモリ素子に取り込まれるデータが変化し、このデータをクロックの立下りで該メモリ素子が取り込む。同様に、クロックの立下りで第２のレジスタ群において最初に信号が入力されるメモリ素子に取り込まれるデータが変化し、このデータをクロックの立ち上がりで該メモリ素子が取り込む。このように、各レジスタ群における最初に信号が入力されるメモリ素子がデータを取り込むタイミングと、該メモリ素子が取り込むデータが変化するタイミングとが略半周期ずれているので、変化後のデータを確実にメモリ素子に読み取らせることが可能となる。

本発明において、上記レジスタ群は、例えば、複数のメモリ素子が直列、或いは、並列に接続されて構成されていてもよい。
本発明は、上記シリアルパラレル変換回路を備える通信装置を提供する。
本発明は、上記シリアルパラレル変換回路をプログラミング可能な半導体デバイスにより実現するためのプログラムを提供する。
また、上記態様は、可能な範囲で組み合わせて利用することができるものである。

本発明によれば、受信速度を制約せずに、レースコンディションを解消することができるという効果を奏する。

以下に、本発明に係るシリアルパラレル変換回路の設計方法およびシリアルパラレル変換回路および通信装置並びにプログラムの一実施形態について、図面を参照して説明する。

図１には、レジスタ群として複数のメモリ素子が直列に接続されて構成されるシフトレジスタを用いた場合のシリアルパラレル変換回路の概略構成が示されている。図１に示されるように、シリアルパラレル変換回路１は、送信機（図示略）から受信したデータＤとストローブＳとの排他的論理和（イクスクルーシブＯＲ）をとることにより、クロックＣＬＫを生成するクロック生成部２と、該クロックＣＬＫに同期してデータを取り込む第１のシフトレジスタＳＦ１および第２のシフトレジスタＳＦ２を有している。
第１のシフトレジスタ（第１のレジスタ群）ＳＦ１は、直列に接続されたｎ段のＤフリップフロップ（メモリ素子）１０ａ，１０ｂ・・・１０ｎを備えている。第１のシフトレジスタＳＦ１は、クロックＣＬＫの立ち上がりでデータＤを取り込む構成とされている。第１のシフトレジスタＳＦ１において、初段のＤフリップフロップ１０ａに取り込まれたデータＤは、下段のＤフリップフロップ１０ｂ・・・１０ｎに順次取り込まれ、最終的にｎビットのパラレルデータとして出力される。

第２のシフトレジスタ（第２のレジスタ群）ＳＦ２は、直列に接続されたｎ段のＤフリップフロップ（メモリ素子）２０ａ，２０ｂ・・・２０ｎを備えている。第２のシフトレジスタＳＦ２は、クロックＣＬＫの立ち下がりでデータＤを取り込む構成とされている。第２のシフトレジスタＳＦ２において、初段のＤフリップフロップ２０ａに取り込まれたデータＤは、下段のＤフリップフロップ２０ｂ・・・２０ｎに順次取り込まれ、最終的にｎビットのパラレルデータとして出力される。
なお、本実施形態では、各メモリ素子が直列に接続されている場合について例示したが、これらのメモリ素子は並列に接続されていてもよい。また、本発明におけるレジスタ群は、上記シフトレジスタに限定されず、シリアルパラレル変換に用いられる公知の他の構成とされていてもよい。

図２には、図１に示されたシリアルパラレル変換回路１のタイミングチャートが示されている。図２に示されるように、クロックＣＬＫの立ち上がりで、シリアルデータＤが第１のシフトレジスタＳＦ１のＤフリップフロップ１０ａに取り込まれ、クロックＣＬＫの立下りでシリアルデータＤが第２のシフトレジスタＳＦ２のＤフリップフロップ２０ａに取り込まれる。このように、シリアルパラレル変換回路１は、クロックＣＬＫの立ち上がりおよび立下りに同期して、シリアルデータＤを第１のシフトレジスタＳＦ１および第２のシフトレジスタＳＦ２に交互に取り込むので、受信速度を高速化することができるという利点を有している。

ところで、図１に示したシリアルパラレル変換回路１は、レースコンディションの問題を抱えている。
即ち、図１に示したシリアルパラレル変換回路１においては、データＤが変化した後に、クロックＣＬＫがＤフリップフロップ１０ａ、２０ａに到達するという補償がない。このため、図３に示されるように、クロックＣＬＫがデータＤよりも先にＤフリップフロップ１０ａ、２０ａに到達してしまった場合には、変化する前のデータＤがＤフリップフロップ１０ａ，２０ａに取り込まれることとなり、本来取り込まれるべきデータと実際に取り込まれるデータとが異なってしまう。

このようなレースコンディションを解消するべく、本実施形態に係るシリアルパラレル変換回路の設計方法では、以下のような論理回路を設けることとしている。
具体的には、まず、第１のシフトレジスタＳＦ１の初段のＤフリップフロップ１０ａの動作に着目し、このＤフリップフロップ１０ａがデータを保持するときのデータおよびストローブの論理値が略同時に変化しないことが担保されることに基づく規則性を求め、該規則性に合致する出力を行う論理回路（第１の論理回路）を第１のシフトレジスタＳＦ１の入力側に設け、更に、第１のシフトレジスタＳＦ１を構成するｎ段のＤフリップフロップ１０ａ〜１０ｎのうち、少なくとも初段のＤフリップフロップ１０ａのデータ取り込みタイミングを半周期ずらす、つまり、立下りでデータＤを取り込むこととする。

また、同様に、第２のシフトレジスタＳＦ２の初段のＤフリップフロップ２０ａの動作に着目し、このＤフリップフロップ２０ａがデータを保持するときのデータおよびストローブの論理値が略同時に変化しないことが担保されることに基づく規則性を求め、該規則性に合致する出力を行う論理回路（第２の論理回路）を第２のシフトレジスタＳＦ２の入力側に設け、更に、第２のシフトレジスタＳＦ２を構成するｎ段のＤフリップフロップ２０ａ〜２０ｎのうち、少なくとも初段のＤフリップフロップ２０ａのデータ取り込みタイミングを半周期ずらす、つまり、立ち上がりでデータＤを取り込むこととする。

これにより、例えば、図１に示されたシリアルパラレル変換回路１は、図４に示されるようなシリアルパラレル変換回路１´とされる。
図４において、符号３０は、Ｄフリップフロップ１０ａの動作の規則性に従った出力を行う論理回路（第１の論理回路）、符号４０は、Ｄフリップフロップ２０ａの動作の規則性に従った出力を行う論理回路（第２の論理回路）である。また、第１のシフトレジスタＳＦ１を構成する各Ｄフリップフロップ１０ａ〜１０ｎのクロック入力ラインには、クロックＣＬＫを反転するための反転回路５０ａ〜５０ｎがそれぞれ設けられている。これにより、Ｄフリップフロップ１０ａ〜１０ｎは、クロックＣＬＫの立下りタイミングで論理回路３０から出力されるデータＤevenを順次取り込むこととなる。
また、第２のシフトレジスタＳＦ２を構成する各Ｄフリップフロップ２０ａ〜２０ｎのクロック入力ラインから反転回路を取り去ることで、Ｄフリップフロップ２０ａ〜２０ｎのデータＤの取り込みタイミングをクロックＣＬＫの立上がりとしている。

次に、上記論理回路３０について詳細に説明する。
まず、図１に示したＤフリップフロップ１０ａの動作に着目すると、クロックＣＬＫの立ち上がりでデータＤを取り込み、次のＣＬＫの立ち上がりまで取り込んだデータＤを保持する。クロックＣＬＫが立ち上がるとき、つまり、排他的論理和ＥｘＯＲの出力が「１」となるのは、データＤが「１」およびストローブＳが「０」のときと、データＤが「０」およびストローブＳが「１」のときである。また、排他的論理和ＥｘＯＲの出力が「０」となるのは、データＤとストローブＳとが同じ値をとるときである。図５に、上記Ｄフリップフロップ１０ａの動作の規則性を示す。

図５からわかるように、データＤが「０」およびストローブＳが「１」のときには、Ｄフリップフロップ１０ａに入力されるべきデータＤは必ず「０」であり、データＤが「１」およびストローブＳが「０」のときには、Ｄフリップフロップ１０ａに入力されるべきデータＤは必ず「１」である。また、これ以外の場合には、前回値Ｚ（Ｔ−１）が保持される。

図６には、図５に示すような規則性と合致する出力を生成する論理回路３０の一構成例が示されている。
図６に示されるように、論理回路３０は、２つの入力端子ＬＤ，ＬＧと、１つの出力端子ＬＺを有するラッチ回路３１を有している。ラッチ回路３１の入力端子ＬＤには、データＤが入力され、入力端子ＬＧにはデータＤとストローブＳとの排他的論理和をとった信号が入力されるようになっている。
このような構成によれば、データＤとストローブＳとの値が異なる場合に、データＤが出力端子ＬＺから出力され、データＤとストローブＳとの値が同一の場合に、前回値Ｚ（Ｔ−１）が保持される。

なお、論理回路３０は、上記構成例に限られず、組み合わせ論理により容易に実現することが可能である。例えば、図７および図９に示されるようなＲＳフリップフロップ（ＲＳラッチ）等を用いることにより図１９および図２０に示すように容易に実現することができる。図８には図７に示したＲＳフリップフロップの真理値表が、図１０には図９に示したＲＳフリップフロップの真理値表が示されている。

次に、上記論理回路４０について詳細に説明する。
Ｄフリップフロップ２０ａの動作に着目すると、クロックＣＬＫの立下りでデータＤを取り込み、次のクロックＣＬＫの立下りまで取り込んだデータＤを保持する。クロックＣＬＫが立ち下がるとき、つまり、排他的論理和ＥｘＯＲの出力が「０」となるのは、データＤが「０」およびストローブＳが「０」のときと、データＤが「１」およびストローブＳが「１」のときである。また、排他的論理和ＥｘＯＲの出力が「０」となるのは、データＤとストローブＳとが異なる値をとるときである。図１１に、上記Ｄフリップフロップ２０ａの動作の規則性を表す。

図１１からわかるように、データＤが「０」およびストローブＳが「０」のときには、Ｄフリップフロップ２０ａに入力されるべきデータＤは必ず「０」であり、データＤが「１」およびストローブＳが「１」のときには、Ｄフリップフロップ２０ａに入力されるべきデータＤは必ず「１」である。また、これ以外の場合には、前回値Ｚ（Ｔ−１）が保持される。

図１２には、図１１に示される規則性に合致する出力を生成する論理回路４０の一構成例が示されている。
図１２に示されるように、論理回路４０は、２つの入力端子ＬＤ，ＬＧと、１つの出力端子ＬＺを有するラッチ回路４１を有している。このラッチ回路４１は、例えば、図６に示したラッチ回路３１と同様の構成を有している。ラッチ回路４１の入力端子ＬＤには、データＤが入力され、入力端子ＬＧにはデータＤとストローブＳとの排他的論理和を反転させた信号が入力されるようになっている。
このような構成によれば、データＤとストローブＳとの値が同一の場合に、データＤが出力端子ＬＺから出力され、データＤとストローブＳとの値が異なる場合に、前回値Ｚ（Ｔ−１）が保持される。
なお、論理回路４０は、上記構成例に限られず、組み合わせ論理により容易に実現することが可能である。例えば、図７および図９に示されるようなＲＳフリップフロップ（ＲＳラッチ）等を用いることにより図２１および図２２に示すように容易に実現することができる。

図１３には、図４に示されたシリアルパラレル変換回路、つまり、本発明の一実施形態に係るシリアルパラレル変換回路のタイミングチャートが示されている。
図１３に示されるように、クロックＣＬＫの立下りの略半周期前には、論理回路３０の出力ＤevenはデータＤに応じて既に変化し、かつ出力Devenは次のクロックＣＬＫの立上がりまで保持されているので、クロックＣＬＫの位相が伝送ライン等の要因により多少ずれたとしても、Ｄフリップフロップ１０ａは、取り込まれるべきデータを確実に取り込むことが可能となる。同様に、クロックＣＬＫの立ち上がりの略半周期前には、論理回路４０の出力ＤoddはデータＤに応じて既に変化し、かつ出力Doddは次のクロックＣＬＫの立下がりまで保持されているので、クロックＣＬＫの位相が伝送ライン等の要因により多少ずれたとしても、Ｄフリップフロップ２０ａは、取り込むべきデータを確実に取り込むことが可能となる。

以上説明してきたように、本実施形態に係るシリアルパラレル変換回路の設計方法およびシリアルパラレル変換回路１´によれば、図１３に示されるように、データが変化するタイミングとデータを取り込むタイミングとを半周期ずらすこととしたので、変化後のデータを確実に初段のフリップフロップ１０ａ，２０ａに取り込ませることが可能となる。これにより、レースコンディションの問題を解消することができる。
更に、遅延回路を採用していないことから、本実施形態に係るシリアルパラレル変換回路をＣＰＬＤ（Complex PLD）や、ＦＰＧＡ（Field Programmable Gate Array）等のプログラミング可能な汎用の半導体デバイスにより容易に実現することが可能となる。更に、遅延回路とは別の方法でレースコンディションの問題を解消することにより、受信速度が制約されず、通信環境に応じた最適かつ高速なビットレートで通信を行うことが可能となる。

なお、上述した本実施形態では、Ｄフリップフロップを用いてｎビットのシフトレジスタを構成したが、シフトレジスタの構成はこれに限られない。例えば、ＪＫフリップフロップ等の他のメモリ素子を用いてシフトレジスタを構成することとしてもよい。
また、シフトレジスタを構成する各メモリ素子は、必ずしも同一のタイミングでデータを取り込まなくてもよい。例えば、図４において、初段のフリップフロップ１０ａがクロックＣＬＫの立ち下がりでデータＤevenを取り込むのに対し、他のフリップフロップ１０ｂ〜１０ｎはクロックＣＬＫの立ち上がりで前段のＤフリップフロップからのデータを取り込むような構成としてもよい。
更に、本実施形態では、シフトレジスタを使用した場合について例示したが、これ以外のレジスタを用いてシリアルパラレル変換回路を構成することとしてもよい。

また、上述した本実施形態に係るシリアルパラレル変換回路１´は、通信装置に利用されて好適なものである。通信装置としては、ルータ、コンピュータ間データ通信端末、機器間のデータ通信端末、リモートセンシング用通信装置、リモートコントロール用通信装置、データストレージ用通信装置等が一例として挙げられる。また、通信装置は、地上で用いられるものに限られず、宇宙を含む様々な環境下で用いられるものも含む。

また、図４に示した本発明の一実施形態に係るシリアルパラレル変換回路１´をＣＰＬＤ（Complex PLD）や、ＦＰＧＡ（Field Programmable Gate Array）等のプログラミング可能な汎用の半導体デバイスにより実現する場合には、ハードウェア記述言語等によりハードウェア設計を行う。ハードウェア記述言語の一例としては、ＶＨＤＬやＶerlog−ＨＤＬ等が挙げられる。

上記シリアルパラレル変換回路１´の一部をＶＨＤＬにより表したときの一例を図１４に示す。このように、ＶＨＤＬ等のハードウェア記述言語を用いてプログラミングを行うことにより、図４に示した本実施形態に係るシリアルパラレル変換回路１´を容易に実現することが可能となる。なお、図１４では、図４に示されたフリップフロップ１０ａが「ＦＦ０」として、フリップフロップ１０ｂが「ＦＦ２」として記述されている。

以上、本発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

シリアルパラレル変換回路の概略構成を示した図である。 図１に示されたシリアルパラレル変換回路のタイミングチャートを示した図である。 図１に示したシリアルパラレル変換回路が抱えるレースコンディションについて説明するためのタイミングチャートである。 本発明の一実施形態に係るシリアルパラレル変換回路の概略構成を示した図である。 第１のシフトレジスタの初段のＤフリップフロップの動作の規則性を表として示した図である。 第１のシフトレジスタの入力側に設けられる論理回路の一構成例を示した図である。 ＲＳフリップフロップの一構成例を示した図である。 図７に示したＲＳフリップフロップの真理値表を示した図である。 ＲＳフリップフロップの他の構成例を示した図である。 図９に示したＲＳフリップフロップの真理値表を示した図である。 第２のシフトレジスタの初段のＤフリップフロップの動作の規則性を表として示した図である。 第２のシフトレジスタの入力側に設けられる論理回路の一構成例を示した図である。 図４に示したシリアルパラレル変換回路のタイミングチャートを示した図である。 図４に示したシリアルパラレル変換回路の一部をＶＨＤＬにより表したときの一例を示す図である。 一般的なシリアルパラレル変換回路の概略構成を示した図である。 図１５に示したシリアルパラレル変換回路のタイミングチャートを示した図である。 図１５に示したシリアルパラレル変換回路が抱えるレースコンディションについて説明するための図である。 図１５に示したシリアルパラレル変換回路が抱えるレースコンディションについて説明するための図である。 図７に示されたＲＳフリップフロップを用いた場合の論理回路の他の構成例を示した図である。 図９に示されたＲＳフリップフロップを用いた場合の論理回路の他の構成例を示した図である。 図７に示されたＲＳフリップフロップを用いた場合の論理回路の他の構成例を示した図である。 図９に示されたＲＳフリップフロップを用いた場合の論理回路の他の構成例を示した図である。

符号の説明

１ 回路変更前のシリアルパラレル変換回路
１´ シリアルパラレル変換回路
２ クロック生成部
ＳＦ１ 第１のシフトレジスタ
ＳＦ２ 第２のシフトレジスタ
３０，４０ 論理回路
１０ａ〜１０ｎ，２０ａ〜２０ｎ Ｄフリップフロップ
５０ａ〜５０ｎ 反転回路

Claims (11)

1. 受信したデータとストローブとの排他的論理和をとることによりクロックを生成するクロック生成部と、複数のメモリ素子を有すると共に前記クロックの立上がりおよび立下がりに同期して順次データを取り込むレジスタ群とを備えるシリアルパラレル変換回路の設計方法であって、
   前記レジスタ群のメモリ素子がデータを取り込むとき、並びに、該メモリ素子がデータを保持するときのデータおよびストローブの論理値が略同時に変化しないことが担保されることに基づく規則性を求め、該規則性に合致する出力を生成する論理回路を前記レジスタ群のデータ入力側に設けるとともに、該メモリ素子に入力されるデータの変化タイミングよりも該メモリ素子のデータの取り込みタイミングを遅らせるシリアルパラレル変換回路の設計方法。
2. 前記レジスタ群において最初に信号が入力されるメモリ素子が前記クロックの立ち上がりでデータを取り込む場合において、前記論理回路は、データが０およびストローブが１のときに０を出力し、データが１およびストローブが０のときに１を出力し、データとストローブとがともに０またはともに１のときに前回値を出力する請求項１に記載のシリアルパラレル変換回路の設計方法。
3. 前記レジスタ群において最初に信号が入力されるメモリ素子が前記クロックの立ち下がりでデータを取り込む場合にはおいて、前記論理回路は、データが０およびストローブが０のときに０を出力し、データが１およびストローブが１のときに１を出力し、データとストローブとが互いに異なる値をとるときに前回値を出力する請求項１に記載のシリアルパラレル変換回路の設計方法。
4. 前記論理回路からの出力を前記メモリ素子で取り込むタイミングを、受信したデータおよびストローブの排他的論理輪をとることにより生成された前記クロックの半周期後のエッジとする請求項１から請求項３のいずれかに記載のシリアルパラレル変換回路の設計方法。
5. 受信したデータとストローブとの排他的論理和をとることによりクロックを生成するクロック生成部と、
   複数のメモリ素子を有すると共に前記クロックの立上がりおよび立下がりに同期して順次データを取り込むレジスタ群と、
   前記レジスタ群のデータの入力側に設けられ、前記レジスタ群のメモリ素子がデータを取り込むとき、並びに、該メモリ素子がデータを保持するときのデータおよびストローブの論理値が略同時に変化しないことが担保されることに基づく規則性に合致する出力を生成する論理回路と
   を備え、
   該メモリ素子のデータの取り込みタイミングを該論理回路から出力されるデータの変化タイミングよりも遅らせるシリアルパラレル変換回路。
6. 前記論理回路からの出力を前記メモリ素子で取り込むタイミングを、受信したデータおよびストローブの排他的論理輪をとることにより生成された前記クロックの半周期後のエッジとする請求項５に記載のシリアルパラレル変換回路。
7. 前記レジスタ群において最初に信号が入力されるメモリ素子が前記クロックの立ち下がりでデータを取り込む場合において、前記論理回路は、データが０およびストローブが１のときに０を出力し、データが１およびストローブが０のときに１を出力し、データとストローブとがともに０またはともに１のときに前回値を出力する請求項５または請求項６に記載のシリアルパラレル変換回路。
8. 前記レジスタ群において最初に信号が入力されるメモリ素子が前記クロックの立ち上がりでデータを取り込む場合において、前記論理回路は、データが０およびストローブが０のときに０を出力し、データが１およびストローブが１のときに１を出力し、データとストローブとが互いに異なる値をとるときに前回値を出力する請求項５または請求項６に記載のシリアルパラレル変換回路。
9. 受信したデータとストローブとの排他的論理和をとることにより、クロックを生成するクロック生成部と、
   複数のメモリ素子を有するとともに、少なくとも最初に信号が入力されるメモリ素子が該クロックの立ち下がりでデータを取り込む第１のレジスタ群と、
   複数のメモリ素子を有し、少なくとも最初に信号が入力されるメモリ素子が該クロックの立ち上がりでデータを取り込む第２のレジスタ群と、
   前記第１のレジスタ群の入力側に設けられ、データが０およびストローブが１のときに０を出力し、データが１およびストローブが０のときに１を出力し、データとストローブとがともに０またはともに１のときに前回値を出力する第１の論理回路と、
   前記第２のレジスタ群の入力側に設けられ、データが０およびストローブが０のときに０を出力し、データが１およびストローブが１のときに１を出力し、データとストローブとが互いに異なる値をとるときに前回値を出力する第２の論理回路と
   を具備するシリアルパラレル変換回路。
10. 請求項５から請求項９のいずれかに記載のシリアルパラレル変換回路を備える通信装置。
11. 請求項５から請求項９のいずれかに記載のシリアルパラレル変換回路をプログラミング可能な半導体デバイスにより実現するためのプログラム。

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