CN111757150A - 发送装置、接收装置、收发装置以及收发系统 - Google Patents

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Abstract

提供发送装置、接收装置、收发装置以及收发系统。本实施方式涉及即使应该传输的信号的种类增加也能够抑制外部接口的线缆的根数增加的发送装置等。该发送装置包含锁存电路、编码器、串行器、选择器。锁存电路在采样时钟所指示的定时保持多个信号各自的电平后，将所保持的多个信号作为并行数据信号而输出。编码器根据从锁存电路输出的并行数据信号，生成编码并行数据信号。串行器根据来自编码器的解码并行数据信号，生成串行数据信号。采样时钟具有速度在多个信号中的最高速信号的传输速度以上的高速的频率。

Description

发送装置、接收装置、收发装置以及收发系统
技术领域
本发明涉及发送装置、接收装置、收发装置以及收发系统。
背景技术
伴随近年来的电子设备的应用(application)的发展，在电子设备间收发的信号变得多样化。在电子设备间收发多样化的多种信号组的情况下，作为这多种信号组的传输介质的金属等的线增加，该情况对应用施加了限制。应用的一例有视频设备，视频设备的一例进而有分体型显示系统。
以往的一体型显示系统在满足显示部的大型化、薄型化、轻量化的需求方面有局限性，还存在对配置和利用形式产生制约的问题。与此相对，例如专利文献1(日本特开2013-138426号公报)所公开的那样，提出了分体型显示系统，作为能够消除这样的一体型显示系统所具有的局限和制约的问题的系统。
在分体型显示系统中，在分体设置的两个壳体之间收发视频信号等。作为分体型显示系统，大型的有壁挂式TV显示系统等，小型的有头戴式显示系统等。作为壳体，可列举显示部(例如液晶面板)、TV调谐部、DVD记录器和视频游戏机等。
在以分体设置TV调谐部和显示部的分体型显示系统为例来进行说明时，如下所述。从TV调谐部经由外部接口向显示部发送视频信号、音频信号和各种控制信号。在显示部中，根据送来的信号，显示视频、输出音频或进行各种控制。此外，有时也从显示部经由外部接口向TV调谐部发送控制信号。
作为传输视频信号的外部接口，已知有HDMI(High-Definition MultimediaInterface：高清晰度多媒体接口、注册商标)。HDMI还适用于分体型显示系统的外部接口。在应用HDMI2.0作为4K分体型显示系统的外部接口的情况下，能够利用1根线缆(cable)传输视频信号等。HDMI2.0的1根线缆(类型A的连接器的情况)具有包含视频系统的8根信号线、控制系统的5根信号线、和其他电源线等在内的共计19根信号线(wire)。
在要应用HDMI2.0作为8K分体型显示系统的外部接口的情况下，视频传输量为4K时的4倍，因此视频信号等的传输需要4根线缆。
在应用HDMI2.1作为8K分体型显示系统的外部接口的情况下，通过压缩为频带48Gbps的信号进行传输，能够使用采用了已有的连接器的1根线缆来传输8K的视频信号。即，能够利用1根线缆来实现8K的分体型显示系统。
此外，还考虑如下实现4K、8K分体型显示系统的外部接口：通过非专利文献1(“V-by-One(R)HS Standard Version 1.52”、[online]、平成30年9月、ザインエレクトロニクス株式会社、[平成31年3月22日检索]、互联网＜https：//www.thine.co.jp/files/user/img/corporate/VBOSTD-V1P52-0000_Abridged％2BEdition.pdf＞)所公开的V-by-One(注册商标)来传输视频信号，通过I2S(Inter-IC Sound：集成电路内置音频总线)来传输音频信号，通过I2C(Inter-Integrated Circuit：内部集成电路)来传输控制信号。另外，V-by-One(注册商标)作为传输显示部(例如液晶面板)内的视频信号的内部接口而成为事实上的标准。
发明内容
发明人们研究上述现有技术的结果是发现了以下的课题。即，在应用HDMI2.1作为8K分体型显示系统的外部接口的情况下，信号的压缩和解压缩各处理需要时间，因此视频的显示产生延迟。此外，该压缩技术是不可逆的，因此显示的视频劣化。并且，在应用HDMI2.0作为8K分体型显示系统的外部接口的情况下，线缆根数增加。
与此相对，在使用V-by-One(注册商标)作为8K分体型显示系统的外部接口来传输视频信号的情况下，能够抑制线缆的根数的增加，且即使不进行压缩也能够传输视频信号。但是，音频信号和控制信号与视频信号相比更加多样化，在对这些多样化的多种信号组分别分配信号线(wire)时，信号线的根数增加，线缆变粗。
本发明是为了解决上述课题而完成的，其目的在于，提供一种即使应该传输的信号的种类增加也能够抑制外部接口的线缆根数增加的发送装置和接收装置。此外，目的还在于提供一种具有这些发送装置和接收装置的收发装置、以及在这些发送装置与接收装置之间收发信号的收发系统。
本实施方式的发送装置将基于多个信号的串行数据信号送出到接收装置，所述多个信号包含传输速度相互不同的至少两种信号组。本实施方式的接收装置从发送装置接收基于多个信号的串行数据信号，所述多个信号包含传输速度相互不同的至少两种信号组。本实施方式的收发装置具有：本实施方式的发送装置；以及接收从不是该发送装置的其他发送装置送出的串行数据信号的本实施方式的接收装置。本实施方式的收发系统具有：本实施方式的发送装置；以及接收从该发送装置送出的串行数据信号的本实施方式的接收装置。作为一例，在本实施方式的发送装置中，锁存电路在采样时钟所指示的定时保持多个信号各自的电平后，将所保持的多个信号作为并行数据信号而输出。编码器根据来自锁存电路的并行数据信号，生成编码并行数据信号。串行器根据来自编码器的编码并行数据信号，生成串行数据信号。选择器选择训练模式信号和来自串行器的串行数据信号中的任意信号，作为送出到接收装置的信号。
附图说明
图1是示出收发系统100的结构例的图。
图2是示出收发系统101的结构例的图。
图3是示出收发系统101的动作例的图。
图4是示出收发系统101的动作例的时序图。
具体实施方式
[本申请发明的实施方式的说明]
首先分别单独地列举本申请发明的实施方式的内容来进行说明。
(1)本实施方式的发送装置是将基于多个信号的串行数据信号送出到接收装置的装置，所述多个信号包含传输速度相互不同的至少两种信号组，作为发送装置的一个方式，具有锁存电路、编码器、串行器、选择器。另外，“多个信号”可以包含传输速度相同但种类不同的信号组。锁存电路具有：输入多个信号的第1输入端；第2输入端，其输入速度在多个信号中的最高速信号的传输速度以上的高速的采样时钟；以及输出并行数据信号的输出端。锁存电路在采样时钟所指示的定时保持多个信号各自的电平后，将所保持的多个信号作为并行数据信号输出。编码器具有与锁存电路的输出端电连接的输入端、和输出编码并行数据信号的输出端。编码器根据来自锁存电路的并行数据信号，生成编码并行数据信号。串行器具有与编码器的输出端电连接的输入端、和输出串行数据信号的输出端。串行器根据来自编码器的编码并行数据信号，生成串行数据信号。选择器具有：与串行器的输出端电连接的第1输入端；第2输入端，其输入用于在接收装置中进行时钟数据恢复动作的训练的训练模式信号；以及输出送出到接收装置的信号的输出端。选择器选择训练模式信号和来自串行器的串行数据信号中的任意信号，作为送出到接收装置的信号。
(2)本实施方式的接收装置是从发送装置接收基于多个信号的串行数据信号的接收装置，所述多个信号包含传输速度相互不同的至少两种信号组，作为接收装置的一个方式，具有接收部、分频器、解串器、解码器、锁存电路。接收部具有：输入从发送装置送来的训练模式信号和串行数据信号的输入端；输出恢复后的时钟的第1输出端；以及输出恢复后的数据的第2输出端。接收部根据训练模式信号，进行时钟数据恢复动作的训练，在该训练的结束后，根据从发送装置送来的串行数据信号，将时钟和数据恢复。分频器具有：与接收部的第1输出端电连接的输入端；以及输出端，其输出速度在多个信号中的最高速信号的传输速度以上的高速的采样时钟。分频器为了生成采样时钟，对来自接收部的恢复后的时钟进行分频。解串器具有与接收部的第2输出端电连接的输入端、和输出并行数据信号的输出端。解串器根据来自接收部的恢复后的数据，生成并行数据信号。解码器具有与解串器的输出端电连接的输入端、和输出解码并行数据信号的输出端。解码器根据来自解串器的并行数据信号，生成解码并行数据信号。锁存电路具有与解码器的输出端电连接的输入端、和输出多个信号中的任意信号的输出端。锁存电路在采样时钟所指示的定时保持来自解码器的解码并行数据信号的各比特的电平后，输出所保持的各比特的信号，作为多个信号中的任意信号。
(3)作为本实施方式的收发装置的一个方式，具备：具有上述那样的构造的发送装置(本实施方式的发送装置)；以及具有上述那样的构造的接收装置(本实施方式的接收装置)，其接收从不是该发送装置的其他发送装置送出的串行数据信号。在该收发装置中，优选发送装置与接收装置被一体化。发送装置和接收装置可以是形成在公共的半导体基板上的形式，也可以是形成在独立的半导体基板上并被装入公共的封装的形式，还可以是被装入独立的封装并被装入公共的壳体的形式。
(4)作为本实施方式的收发系统的一个方式，具备：具有上述那样的构造的发送装置(本实施方式的发送装置)；以及具有上述那样的构造的接收装置(本实施方式的接收装置)，其接收从该发送装置送出的串行数据信号。此外，本实施方式的收发系统优选还具有：送出视频信号的视频发送装置；以及接收从该视频发送装置送出的视频信号的视频接收装置。
(5)作为能够应用于上述发送装置、接收装置、收发装置、收发系统的一个方式，采样时钟可以比多个信号中的最高速信号的传输速度更高速且不同步。多个信号中的任意信号可以是音频信号，在该情况下，采样时钟优选具有与音频信号的传输速度相同或成倍的速度的频率。多个信号中的任意信号可以是时钟嵌入式数据信号。
以上在该[本申请发明的实施方式的说明]一栏所列举的各方式能够应用于剩余的全部方式的各个方式、或这些剩余方式的全部组合。
[本申请发明的实施方式的详情]
以下，参照附图详细说明本实施方式的发送装置、接收装置、收发装置和收发系统的具体构造。另外，本发明不限于这些例示，而旨在包含由权利要求示出并与权利要求同等的意思和范围内的所有变更。此外，在附图的说明中，对相同要素标注相同标号并省略重复的说明。
图1是示出收发系统100的结构例的图。将收发系统100设为分体设置TV调谐部1和显示部2的分体型显示系统而在以下进行说明。TV调谐部1具有收发装置10和视频发送装置30。显示部2具有收发装置20和视频接收装置40。作为从TV调谐部1送出至显示部2的信号，有视频信号、音频信号和控制信号。作为从显示部2送出至TV调谐部1的信号，有控制信号。另外，在本实施方式中，控制信号包含除视频信号和音频信号以外的各种信号(例如，遥控操作信息等)。
视频信号从TV调谐部1的视频发送装置30被送出至显示部2的视频接收装置40。也可以是从视频发送装置30向视频接收装置40的单向的信号传输。基于这样的视频发送装置30和视频接收装置40的视频信号的单向接口被设为V-by-One(注册商标)而成为事实上的标准。
以往，音频信号通过例如基于I2S标准的通信，从TV调谐部被送出至显示部。I2S标准是传输音频信号的代表性标准。在通过I2S标准来传输两声道立体声的音频信号的情况下，需要传输声道信息、数字化的音频数据以及与音频数据同步的时钟，并且需要3根或4根信号线。
以往，控制信号通过例如基于例如I2C标准的通信，从TV调谐部被送出至显示部，并根据情况，从显示部被送出至TV调谐部。I2C标准通常被用作传输控制信号的标准。I2C标准能够对几百KHz的低速信号进行双向通信，适合于控制信号等不需要较多频带的传输。在根据I2C标准来传输信号的情况下，需要2根信号线。
分体型显示系统的外部接口能够如下实现：通过V-by-One(注册商标)的技术传输视频信号，通过I2S传输音频信号，通过I2C双向传输控制信号。
V-by-One(注册商标)的视频信号传输技术在被应用于8K分体型显示系统的外部接口的情况下，也能够抑制线缆的根数增加，且即使不进行压缩也能够传输视频信号。
与此相对，音频信号及控制信号与视频信号相比更加多样化，在对这些多样化的多个信号分别分配信号线(wire)时，信号线的根数增加，且线缆变粗。此外，这多个信号不一定传输速度一致，也不一定同步，因此利用视频信号的情况那样的单纯的串行化技术(serialize technology)无法进行应对。例如，音频信号为Mbps程度，而控制信号大多以Kbps的程度进行传输。
因此，本实施方式的收发系统100使用收发装置10和收发装置20，在TV调谐部1与显示部2之间传输音频信号和控制信号。本实施方式的收发系统100也可以不进行基于I2S和I2C的通信。
图2是示出收发系统101的结构例的图。将该图所示的收发系统101设为具有图1所示的收发系统100(分体型显示系统)中的收发装置10和收发装置20而在以下进行说明。另外，以下说明的PLL电路(phase-locked loop circuit：锁相环电路(PLL circuit))、分频器(Frequency divider)、采样器(sampler)、CDR(Clock Data Recovery：时钟数据恢复器(CDR))、加扰器(scrambler)、选择器(selector)、编码器(encoder)、串行器(serializer)、解扰器(descrambler)、解码器(decoder)、解串器(deserializer)、锁存电路(latchcircuit)例如能够应用US8，374，305B2、US10，009，199B2、US8，824，581B2、US7，388，416B2等所公开的电路要素。
收发装置10具有发送装置110和接收装置120。发送装置110和接收装置120可以一体地设置在TV调谐部1内并形成在公共的半导体基板上，也可以形成在独立的半导体基板上并被装入公共的封装，还可以被装入独立的封装并被装入公共的壳体。
发送装置110包含锁存电路(例如由n(≥1)个锁存电路构成的n比特锁存电路)111、加扰器112、编码器113、串行器114、选择器115、训练模式(training pattern)信号生成部116和PLL电路117。锁存电路111具有：输入多个信号的第1输入端；第2输入端，其输入速度在多个信号中的最高速信号的传输速度以上的高速的采样时钟；以及输出并行数据信号的输出端。编码器113具有经由加扰器112而与锁存电路111的输出端电连接的输入端、和输出编码并行数据信号的输出端。串行器114具有与编码器113的输出端电连接的输入端、和输出串行数据信号的输出端。选择器115具有：与串行器114的输出端电连接的第1输入端；第2输入端，其输入用于在收发装置20的接收装置220中进行时钟数据恢复动作的训练的训练模式信号；以及输出端，其输出送出到收发装置20的接收装置220的信号。
接收装置120包含锁存电路121、解扰器122、解码器123、解串器124、采样器125、CDR部126和分频器127。CDR部(接收部)126具有：经由采样器125输入从发送装置210送来的训练模式信号和串行数据信号的输入端；将恢复后的时钟输出到采样器125的第1输出端；以及输出恢复后的数据的第2输出端。分频器127具有：与CDR部126的第1输出端电连接的输入端；以及输出端，其输出速度在多个信号中的最高速信号的传输速度以上的高速的采样时钟。解串器124具有经由采样器125与CDR部126的第2输出端电连接的输入端、和输出并行数据信号的输出端。解码器123具有与解串器124的输出端电连接的输入端、和输出解码并行数据信号的输出端。锁存电路121具有经由解扰器122与解码器123的输出端电连接的输入端、和输出多个信号中的任意信号的输出端。
收发装置20具有发送装置210和接收装置220。发送装置210和接收装置220可以一体地设置在显示部2内并形成在公共的半导体基板上，也可以形成在独立的半导体基板上并被装入公共的封装，还可以被装入独立的封装并被装入公共的壳体。
发送装置210包含锁存电路211、加扰器212、编码器213、串行器214、选择器215、训练模式信号生成部216和PLL电路217。锁存电路211具有：输入多个信号的第1输入端；第2输入端，其输入速度在多个信号中的最高速信号的传输速度以上的高速的采样时钟；以及输出并行数据信号的输出端。编码器213具有：经由加扰器212而与锁存电路211的输出端电连接的输入端、和输出编码并行数据信号的输出端。串行器214具有：与编码器213的输出端电连接的输入端、和输出串行数据信号的输出端。选择器215具有：与串行器214的输出端电连接的第1输入端；第2输入端，其输入用于在接收装置中进行时钟数据恢复动作的训练的训练模式信号；以及输出端，其输出送出到收发装置10的接收装置120的信号。
接收装置220包含锁存电路221、解扰器222、解码器223、解串器224、采样器225、CDR部226和分频器227。CDR部(接收部)226具有：经由采样器225输入从发送装置110送来的训练模式信号和串行数据信号的输入端；将恢复后的时钟输出到采样器225的第1输出端；以及输出恢复后的数据的第2输出端。分频器227具有：与CDR部226的第1输出端电连接的输入端；以及输出端，其输出速度在多个信号中的最高速信号的传输速度以上的高速的采样时钟。解串器224具有：经由采样器225与CDR部226的第2输出端电连接的输入端、和输出并行数据信号的输出端。解码器223具有：与解串器224的输出端电连接的输入端、和输出解码并行数据信号的输出端。锁存电路221具有：经由解扰器222与解码器223的输出端电连接的输入端、和输出多个信号中的任意信号的输出端。
从发送装置110向接收装置220发送基于多个信号的串行数据信号，所述多个信号包含传输速度相互不同的至少两个信号。从发送装置210向接收装置120发送基于多个信号的串行数据信号，所述多个信号包含传输速度相互不同的至少两个信号。
能够从TV调谐部1的发送装置110向显示部2的接收装置220传输音频信号和控制信号。能够从显示部2的发送装置210向TV调谐部1的接收装置120传输控制信号。此外，收发系统101能够将TV调谐部1的收发装置10设为主装置、将显示部2的收发装置20设为从装置来进行动作。
在发送装置110和发送装置210中，同名的结构要素能够具有相同的结构和功能。在接收装置120和接收装置220中，同名的结构要素也能够具有相同的结构和功能。以下，主要对发送装置110和接收装置220进行详细说明。
发送装置110的锁存电路111输入从SoC 130输出的多个信号，并且还输入采样时钟。锁存电路111在采样时钟所指示的定时保持多个信号各自的电平，并将该保持的多个信号作为并行数据信号输出。以下，将主装置侧的采样时钟称作主采样时钟。
SoC(System-on-a-chip：片上系统)是如下设计的集成电路：在1个半导体芯片上，除了以处理器内核为代表的通常的微控制器具有的功能以外，还集成有以应用为目的的功能等，协作作为系统发挥功能。在本实施方式中，SoC 130负责视频信号和音频信号的发送以及控制信号的收发。
加扰器112和编码器113根据从锁存电路111输出的并行数据信号，生成编码后的并行数据信号并输出。加扰器112使用由随机数产生器产生的随机数，对从锁存电路111输出的并行数据信号进行加扰处理。编码器113根据由加扰器112进行加扰处理后的并行数据信号，进行例如8B10B的编码处理，并输出该编码后的并行数据信号。
串行器114根据从编码器113输出的并行数据信号，生成串行数据信号并输出。此外，串行器114将对齐码(Alignment code)插入到串行数据信号。即，串行数据信号除了音频信号和控制信号以外，还包含对齐码。在接收装置220中将串行数据信号转换为并行数据信号时，对齐码用于比特的位置对齐。例如，在编码器113进行8B10B的编码处理的情况下，音频信号和控制信号使用D码，对齐码使用K码。K码有80种，但使用其中特定的1个或少数个K码作为对齐码即可，由此在接收装置220中容易进行对齐码的检测(K码的检测)。
选择器115选择从训练模式信号生成部116输出的训练模式信号、和从串行器114输出的串行数据信号中的任意信号并送出到接收装置220。PLL(Phase Lock Loop)电路117生成具有主采样时钟的频率的成倍的频率的时钟，训练模式信号生成部116根据由PLL电路117生成的时钟，生成训练模式信号。在接收装置220中进行时钟数据恢复动作的训练时使用训练模式信号，训练模式信号优选是占空比为0.5的恒定频率的时钟信号。
接收装置220的采样器225和CDR部226是接收从发送装置110送来的信号的接收部，其根据训练模式信号，进行时钟数据恢复动作的训练，在训练结束后，根据送来的串行数据信号，将时钟和数据恢复并输出。采样器225在从CDR部226输出的时钟所指示的定时，对从发送装置110送来的信号进行采样，并输出该所采样的数据。CDR部226生成提供给到采样器225的时钟，使得在从采样器225输出的数据与从发送装置110送来的信号之间，频率和相位一致(锁定)。在同步的状态下，从采样器225输出恢复数据，从CDR部226输出恢复时钟。在进行这样的时钟数据恢复动作的训练时使用训练模式信号。
分频器227对从CDR部226输出的恢复时钟进行分频，生成采样时钟并输出。解串器224根据从采样器225输出的恢复数据，生成并行数据信号并输出。以下，将从装置侧的采样时钟称作从采样时钟。
解码器223和解扰器222根据从解串器224输出的并行数据信号，生成解码后的并行数据信号并输出。解码器223对从解串器224输出的并行数据信号进行与基于编码器113的编码处理对应的解码处理，并输出该解码后的并行数据信号。解扰器222具有与加扰器112所具有的随机数产生器相同的随机数产生器，使用由该随机数产生器产生的随机数，对从解码器223输出的并行数据信号进行解扰处理。
锁存电路221在从分频器227输出的从采样时钟所指示的定时，保持从解扰器222输出的并行数据信号的各比特的电平，并将该保持的各比特的信号作为多个信号中的任意信号而输出。此时，锁存电路221能够根据从发送装置110送来的串行数据信号中所包含的对齐码，进行并行数据信号的比特位置对齐。
SoC 240与多个信号中的任意信号对应地输入由锁存电路221保持并输出的并行数据信号，进行所需的处理(例如视频输出、音频输出、各种控制)。
从发送装置110作为串行数据信号而送出到接收装置220的多个信号(输入到发送装置110的锁存电路111的多个信号、从接收装置220的锁存电路221输出的多个信号)的传输速度可以不相同，也可以不同步。这多个信号中的某个信号也可以是与其他信号同步的时钟信号。
输入到发送装置110的锁存电路111的主采样时钟、和由接收装置220的分频器227生成的从采样时钟具有速度在从发送装置110作为串行数据信号而送出到接收装置220的多个信号中的最高速信号的传输速度以上的高速的频率。
主采样时钟和从采样时钟也可以具有与这多个信号中的最高速信号的传输速度相同的频率。该情况下，能够通过简单的结构实现基于接收装置220的解串器224的串行并行转换。
主采样时钟和从采样时钟也可以比这多个信号中的最高速信号的传输速度更高速且不同步。该情况下，即使在由于系统上的制约或应用的需求而需要设为不同步的情况下，也能够容易地构成串行器114和解串器224。
这多个信号中的任意的信号可以是时钟嵌入式数据(Clock embedded data)信号。想传输的信号不一定被分离为数据和时钟，因此通过传输时钟嵌入式数据信号，能够使可传输的信号形式具有通用性。
这多个信号中的任意的信号可以是音频信号，在该情况下，主采样时钟和从采样时钟优选具有与音频信号的传输速度相同或成倍的速度的频率。该情况下，能够使在发送侧通过AD转换从音频生成音频信号时的时钟、和在接收侧通过DA转换从音频信号生成音频时的时钟相互一致，因此能够抑制在接收侧生成的音频的劣化。
图3是示出收发系统101的动作例的图。该图从上方起依次示出了从发送装置110发送到接收装置220的时钟训练信号和串行数据信号、在接收到该信号的接收装置220中生成的并行数据信号、从发送装置210发送到接收装置120的时钟训练信号和串行数据信号、在接收到该信号的接收装置120中生成的并行数据信号。
在发送装置110中，从训练模式信号生成部116输出的训练模式信号(CDRTraining Pattern：CDR训练模式)从选择器115送出到接收装置220。在接收到该训练模式信号的接收装置220中，通过采样器225和CDR部226进行时钟训练。
接收装置220中，在判断为时钟训练的结果是在从采样器225输出的数据与从发送装置110送来的训练模式信号之间频率和相位一致(锁定)时，将表示该情况的信号(S_LockNotification：S_Lock通知)送出到发送装置210。此外，由分频器227根据从CDR部226输出的恢复时钟，生成从采样时钟并送出到发送装置210。
发送装置210中，在从接收装置220接收到锁定信号(S_Lock Notification)时，将从训练模式信号生成部216输出的训练模式信号(CDR Training Pattern)从选择器215送出到接收装置120。在接收到该训练模式信号的接收装置120中，由采样器125和CDR部126进行时钟训练。
接收装置120中，在判断为时钟训练的结果是在从采样器125输出的数据与从发送装置210送来的训练模式信号之间频率和相位一致(锁定)时，将表示该情况的信号(M_LockNotification：M_Lock通知)送出到发送装置110。此外，由分频器227根据从CDR部126输出的恢复时钟，生成从采样时钟。
发送装置110中，在从接收装置120接收到锁定信号(M_Lock Notification)时，将从串行器114输出的串行数据信号(Normal Pattern：普通模式)从选择器115送出到接收装置220。该串行数据信号是从SoC 130输出并在经过锁存电路111、加扰器112和编码器113后被串行器114进行并行串行转换而生成的。此外，该串行数据信号插入有对齐码(AlignmentCode)。
接收装置220中，由采样器225和CDR部228根据从发送装置110送来的串行数据信号将数据和时钟恢复。由解串器224将该恢复数据转换为并行数据信号。该并行数据信号在经过解码器223和解扰器222后，在从分频器227输出的从采样时钟所指示的定时被锁存电路221保持。然后，根据对齐码，进行并行数据信号的比特位置对齐。在并行数据信号的比特位置对齐结束后，将表示该情况的信号(Align Detection：对齐检测)从接收装置220送出至发送装置210。此外，在此之后，将由锁存电路221保持并输出的并行数据信号与多个信号中的任意信号相关联而输出到SoC 240。
发送装置210中，在从接收装置220接收到对齐结束信号(Align Detection)时，将从串行器214输出的串行数据信号(Normal Pattern，普通模式)从选择器215送出到接收装置120。该串行数据信号是从SoC 230输出并在经过锁存电路211、加扰器212和编码器213后由串行器214进行并行串行转换而生成的。此外，该串行数据信号插入有对齐码(AlignmentCode)。
接收装置120中，由采样器125和CDR部128根据从发送装置210送来的串行数据信号将数据和时钟恢复。由解串器124将该恢复数据转换为并行数据信号。该并行数据信号在经过解码器123和解扰器122后，在从分频器127输出的主采样时钟所指示的定时被锁存电路121保持。然后，根据对齐码，进行并行数据信号的比特位置对齐。在并行数据信号的比特位置对齐结束时，在此之后，将由锁存电路121保持并输出的并行数据信号与多个信号中的任意信号相关联而输出到SoC 140。
图4是示出收发系统101的动作例的时序图。该图从上方起依次示出了从SoC 130输入到发送装置110的锁存电路111的信号(SoC_A_DATA、SoC_A_CLK、SoC_B_DATA、SoC_B_CLK)、输入到发送装置110的主采样时钟(Sampling CLK)、输入到发送装置110的串行器114的并行数据信号(Parallel In)、从发送装置110送出到接收装置220的串行数据信号(M->S)、从接收装置220的解串器224输出的并行数据信号(Parallel Out)、从接收装置220的分频器227输出的从采样时钟(Div输出CLK)、从接收装置220的锁存电路221输出到SoC 240的信号(SoC_A_DATA、SoC_A_CLK、SoC_B_DATA、SoC_B_CLK)。这里，SoC_A_CLK是SoC_A_DATA的同步时钟，SoC_B_CLK是SoC_B_DATA的同步时钟。
SoC_A_DATA、SoC_A_CLK、SoC_B_DATA、SoC_B_CLK的传输速度不同且不同步。但是，采用具有速度在这些信号中的最高速信号的传输速度以上的高速的频率的主采样时钟，由锁存电路111在该主采样时钟所指示的定时保持多个信号，进行编码和并行串行转换而生成串行数据信号，并将该串行数据信号从发送装置送出至接收装置。由此，即使应该传输的信号的种类增加，也能够抑制外部接口的线缆的根数增加。
作为在SoC间收发的控制信号，例如可列举再现并输出视频和音频时所需的信号、表示发送装置和接收装置各自的状态的信号、表示从遥控器给出的指示的内容的信号等。此外，在头戴式显示系统中，作为在SoC间收发的控制信号，例如可列举显示部(头戴部)的位置和方位的信息、佩戴显示部的人的生物体传感器信息等。
本发明不限于上述实施方式，能够进行各种变形。本发明不限于应用于分体型显示系统。本发明通常适合应用于应该收发的多个信号不同步且传输速度不同的系统。应该收发的多种信号是任意的。本发明例如还能够应用于工业用机器人系统、打印系统等。
如上所述，根据本发明，即使应该传输的信号的种类增加，也能够抑制外部接口的线缆的根数增加。
根据以上的本发明的说明，可知能够对本发明进行各种变形。那样的变形不能被认为背离了本发明的思想和范围，并且对于所有本领域技术人员显而易见的改良包含在所附权利要求的范围内。

Claims (14)

1.一种发送装置，其将基于多个信号的串行数据信号送出到接收装置，所述多个信号包含传输速度相互不同的至少两种信号组，其中，该发送装置具有：
锁存电路，其具有输入所述多个信号的第1输入端、输入速度在所述多个信号中的最高速信号的传输速度以上的高速的采样时钟的第2输入端、和输出并行数据信号的输出端，所述锁存电路在所述采样时钟所指示的定时保持所述多个信号各自的电平后，将所保持的所述多个信号作为所述并行数据信号输出；
编码器，其具有与所述锁存电路的所述输出端电连接的输入端、和输出编码并行数据信号的输出端，所述编码器根据来自所述锁存电路的所述并行数据信号，生成所述编码并行数据信号；
串行器，其具有与所述编码器的所述输出端电连接的输入端、和输出所述串行数据信号的输出端，所述串行器根据来自所述编码器的所述编码并行数据信号，生成所述串行数据信号；以及
选择器，其具有与所述串行器的所述输出端电连接的第1输入端、输入用于在所述接收装置中进行时钟数据恢复动作的训练的训练模式信号的第2输入端、和输出送出到所述接收装置的信号的输出端，所述选择器选择所述训练模式信号和来自所述串行器的所述串行数据信号中的任意信号，作为送出到所述接收装置的所述信号。
2.根据权利要求1所述的发送装置，其中，
所述采样时钟比所述多个信号中的最高速信号的传输速度更高速且不同步。
3.根据权利要求1所述的发送装置，其中，
所述多个信号中的任意信号是音频信号，
所述采样时钟具有与所述音频信号的传输速度相同或成倍的速度的频率。
4.根据权利要求1所述的发送装置，其中，
所述多个信号中的任意信号是时钟嵌入式数据信号。
5.一种接收装置，其从发送装置接收基于多个信号的串行数据信号，所述多个信号包含传输速度相互不同的至少两种信号组，其中，该接收装置具有：
接收部，其具有输入从所述发送装置送来的训练模式信号和所述串行数据信号的输入端、输出恢复后的时钟的第1输出端、和输出恢复后的数据的第2输出端，所述接收部根据所述训练模式信号进行时钟数据恢复动作的训练，在所述训练结束后，根据从所述发送装置送来的所述串行数据信号，将所述时钟和数据恢复；
分频器，其具有与所述接收部的所述第1输出端电连接的输入端、和输出速度在所述多个信号中的最高速信号的传输速度以上的高速的采样时钟的输出端，所述分频器为了生成所述采样时钟，对来自所述接收部的恢复后的所述时钟进行分频；
解串器，其具有与所述接收部的所述第2输出端电连接的输入端、和输出并行数据信号的输出端，所述解串器根据来自所述接收部的恢复后的所述数据，生成所述并行数据信号；
解码器，其具有与所述解串器的所述输出端电连接的输入端、和输出解码并行数据信号的输出端，所述解码器根据来自所述解串器的所述并行数据信号，生成所述解码并行数据信号；以及
锁存电路，其具有与所述解码器的所述输出端电连接的输入端、和输出所述多个信号中的任意信号的输出端，所述锁存电路在所述采样时钟所指示的定时保持来自所述解码器的所述解码并行数据信号的各比特的电平后，输出所保持的各比特的信号，作为所述多个信号中的任意信号。
6.根据权利要求5所述的接收装置，其中，
所述采样时钟比所述多个信号中的最高速信号的传输速度更高速且不同步。
7.根据权利要求5所述的接收装置，其中，
所述多个信号中的任意信号是音频信号，
所述采样时钟具有与所述音频信号的传输速度相同或成倍的速度的频率。
8.根据权利要求5所述的接收装置，其中，
所述多个信号中的任意信号是时钟嵌入式数据信号。
9.一种收发装置，其具有：
权利要求1～4中的任意一项所述的发送装置；以及
权利要求5～8中的任意一项所述的接收装置，其接收从与所述发送装置不同的其他发送装置送出的串行数据信号。
10.一种收发系统，其具有：
权利要求1所述的发送装置；以及
权利要求5所述的接收装置，其接收从所述发送装置送出的串行数据信号。
11.一种收发系统，其具有：
权利要求2所述的发送装置；以及
权利要求6所述的接收装置，其接收从所述发送装置送出的串行数据信号。
12.一种收发系统，其具有：
权利要求3所述的发送装置；以及
权利要求7所述的接收装置，其接收从所述发送装置送出的串行数据信号。
13.一种收发系统，其具有：
权利要求4所述的发送装置；以及
权利要求8所述的接收装置，其接收从所述发送装置送出的串行数据信号。
14.根据权利要求12所述的收发系统，其中，该收发系统还具有：
视频发送装置，其送出视频信号；以及
视频接收装置，其接收从所述视频发送装置送出的视频信号。
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