CN110022188B - 基于冻结比特对的极化码编码方法及极化码串行抵消译码方法和电路 - Google Patents

基于冻结比特对的极化码编码方法及极化码串行抵消译码方法和电路 Download PDF

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Abstract

本发明公开了一种基于冻结比特对的极化码编码方法及极化码串行抵消译码方法和电路，整个编码流程主要可以分为信道极化、子区间划分、子区间评测、信息位预设值、冻结比特对设置、比特混合和矩阵运算；而译码电路包括：初始似然值预处理模块、控制状态模块、部分和项计算模块和MPE计算网络模块。本发明进一步降低译码延迟，提高数据吞吐率和减少硬件资源消耗，改善译码器的整体性能。

Description

基于冻结比特对的极化码编码方法及极化码串行抵消译码方 法和电路
技术领域
本发明属于无线通信技术领域，具体涉及移动通信信道编码极化码的编码和串行抵消译码方法及其电路。
背景技术
自20世纪80年代以来，无线通信技术的飞速发展使得人类社会踏上信息时代的全新道路。目前第四代移动通信技术(4G)已经成熟运用，相比于前三代移动通信技术的信息传输速率和传输质量都得到了极大提高，但是为了满足更高的应用需求，比如无人驾驶、远程医疗和人工智能技术等等，追求高速率、高频谱效率和低功耗等是必然选择。因此，应运而生的第五代移动通信技术(5G)即将登上历史的舞台。
极化码(Polar codes)是由E.Arikan教授提出的一种可以使用数学方法严格证明达到信道容量的信道编码方法。E.Arikan教授提出当信道数量趋于无穷大时，将信道经过一系列的组合与分离后，其中一部分信道的信道容量趋近于0，一部分信道的信道容量会接近香农极限；因此，可以通过选择信道容量高的信道发送信息位来进行编码构造。在提出基于信道极化的信道编码时随即提出了串行抵消(Success Cancellation,SC)，此译码方法复杂度低，但是其是串行译码结构，因此译码时延和误码率都较高。
目前国内外学者对极化码的研究也取得了很多的进展，尤其在原始SC译码结构上作出了很多的改进。张川等人在2014IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS发表的“Latency Analysis and Architecture Design of Simplified SC Polar Decoders”和Zheyan Piao等人在2016IEEE Asia Pacific Conference on Circuits and Systems(APCCAS)发表的“Efficient successive cancellation decoder for polar codesbased on frozen bits”都是基于冻结比特位置的设置来改善整个译码电路的计算复杂度和译码速度。但是，他们译码方法依然不够灵活，尤其应用在码长较长的时候。具体问题表现在：(1)冻结比特位设置过多导致码率降低，从而信息传输效率降低；(2)在提前计算电路结构中，如果冻结比特位置不能合理设置，硬件资源消耗并不会降低太多。
发明内容
本发明为克服现有极化码串行抵消译码算法关于冻结位置选择和译码时延问题，提出了一种基于冻结比特对的极化码编码方法及极化码串行抵消译码方法和电路，旨在进一步降低译码延迟，降低计算复杂度，提高数据吞吐率和减少硬件资源消耗，改善译码器的整体性能。
本发明为达到上述目的所采用的技术方案是：
本发明一种基于冻结比特对的极化码编码方法的特点在于：
步骤1、定义：当相邻两个发送冻结比特的子信道的序号满足2β和2β+1的关系时，所述相邻两个比特位为冻结比特对；β是自然数，并且β≤(N-2)/2；
当多个相邻的发送冻结比特的子信道的序号满足2k+1β，2k+1β+1，…2k+1(β+1)-1的关系时，所述多个相邻的比特位为2k个连续相邻冻结比特对，其中k是自然数，且2k+1(β+1)≤N，N为码长，且N＝2n，其中n为自然数；
步骤2、根据信道极化理论，将码长N平均划分为2j个子区间，其中j为自然数，且j≤log2N；
步骤3、对每个子区间中所有信道的信道容量进行评估，若任意
Figure BDA0002021552780000021
Figure BDA0002021552780000022
则将第s个子区间作为发送冻结比特位的冻结区间，且第s个子区间内有N/2j-1个连续相邻冻结比特对；否则，将第s个子区间作为非冻结区间；其中，
Figure BDA0002021552780000023
为信道极化后所有子区间中第i个信道的信道容量，i＝0,1,2，…,N-1，s＝1,2,…,2j；
步骤4、设置信息比特位的数量为K，K为正整数；若K远小于非冻结区间中信道的总数量，则执行步骤5；否则，返回步骤2中调整j的大小，并重新划分子区间；
步骤5、选取所述非冻结区间中信道容量最大的K个信道作为信息比特位信道，将所述非冻结区间中剩余的信道作为冻结比特位信道；
步骤6、根据所述码长N，确定交换信道数量f；
从所述非冻结区间中选择信道容量较大的前f个冻结比特位信道和信道容量较小的前f个信息比特位信道进行互相交换，从而得到若干个新的冻结比特对和连续相邻冻结比特对；
步骤7、从所述非冻结区间中选择信道容量较小的w个信息比特位信道，并从所述w个信道容量较小的信息比特位信道中，将与冻结比特位信道相邻的，且满足2β和2β+1关系的信道换成冻结比特位信道；从而再次得到若干个新的冻结比特对和连续相邻冻结比特对；
步骤8、在信息比特位信道上设置待发送的信息比特序列，将所述待发送的信息比特序列与所有子区间中的冻结比特位共同构成N位的初始待发送序列；将所述初始待发送序列与生成矩阵做矩阵运算，从而得到编码后的序列。
本发明一种基于冻结比特对的极化码串行抵消译码方法的特点是按如下步骤进行：
步骤1、设置控制状态查找表，所述控制状态查找表中包含N/2个控制状态，且每个控制状态用
Figure BDA0002021552780000031
位二进制来控制；N为码长，且N＝2n，其中n为自然数；
步骤2、令每个控制状态对应两个待译码的比特位，若两个待译码的比特位是冻结比特对，则删除相应的控制状态，否则，保留相应的控制状态，从而得到化简后的控制状态查找表，所述化简后的控制状态查找表中包含M个控制状态，M为正整数且小于等于N/2；
所述冻结比特对是序号满足2β和2β+1的关系的相邻两个比特位；β是自然数，并且β≤(N-2)/2；
步骤3、获取带噪信号序列为{y0,y1,…,yi,…,yN-1}，使用高斯近似法计算所述带噪信号序列为{y0,y1,…,yi,…,yN-1}的初始似然比序列{L0,L1,…,Li,…,LN-1}；其中，yi为第i个带噪信号；Li为第i个带噪信号yi的初始似然比；i＝0,1,2,…,N-1；
步骤4、定义当前控制状态为t，定义第t个控制状态下的当前迭代次数为r；
步骤5、定义第t个控制状态下的n-1个部分和项分别为
Figure BDA0002021552780000032
其中，
Figure BDA0002021552780000033
表示第t个控制状态下的第ε个部分和项，且第t个控制状态下的第ε个部分和项
Figure BDA0002021552780000034
的二进制位宽为N/2；ε＝1,2,…,n-1；
定义第t个控制状态下的n-1个二进制位分别为
Figure BDA0002021552780000035
其中，
Figure BDA0002021552780000036
表示第t个控制状态下的第ε个二进制位；
步骤6、初始化t＝1；当t＝1时，初始化
Figure BDA0002021552780000037
均为0；
步骤7、初始化r＝1；
步骤8、初始化ε＝1；
步骤9、所述化简后的状态控制查找表中的第t个控制状态下的第ε位
Figure BDA0002021552780000038
控制所述初始似然比序列{L0,L1,…,Li,…,LN-1}和第t个控制状态下的第ε个部分和项
Figure BDA0002021552780000039
进行第r次迭代的MPE计算，得到第t个控制状态下的第r次迭代的似然比；
步骤10、令第t个控制状态下的第ε+1位
Figure BDA00020215527800000310
控制第r次迭代的似然比以及第ε+1个部分和项
Figure BDA00020215527800000311
进行第r+1次迭代的MPE计算，得到第t个控制状态下的第r+1次迭代的似然比；
步骤11、将ε+1赋值给ε；并将r+1赋值给r后，判断r＝n是否成立，若成立，则表示得到第t个控制状态下的第n次迭代的似然比，并对所述第t个控制状态下的第n次的似然比进行译码判决，得到第t个控制状态下所对应的两个比特位并作为第t个控制状态下的译码结果；对所述第t个控制状态下的译码结果进行部分和项计算得到第t+1个控制状态下的n-1个部分和项
Figure BDA0002021552780000041
再执行步骤12；否则，返回步骤10执行；
步骤12、将t+1赋值给t，并判断t>M是否成立，若成立，则表示译码完成，得到2M个比特位；否则，返回步骤7。
本发明一种基于冻结比特对的极化码串行抵消译码电路的特点包括：初始似然值预处理模块、控制状态模块、部分和项计算模块和MPE计算网络模块；
所述初始似然值预处理模块包括：初始似然比计算模块和比特翻转模块；
所述MPE计算网络模块包括：n级MPE计算子模块和似然值判决模块，其中，n＝log2N；
所述初始似然比计算模块接收信道发送的带噪信号{y0,y1,…,yi,…,yN-1}，并使用高斯近似法计算出初始似然比序列{L0,L1,…,Li,…,LN-1}；其中，yi为第i个带噪信号；Li为第i个带噪信号yi的初始似然比；i＝0,1,2,…,N-1；N为码长，且N＝2n，其中n为自然数；
所述比特翻转模块将所述初始似然比序列{L0,L1,…,Li,…,LN-1}进行比特翻转操作，得到翻转后的初始似然比序列{L′0,L′1,…,L′i,…,L′N-1}；其中，L′i为翻转后的第i个初始似然比；
所述控制状态模块根据码长N、信息比特位数量和冻结比特对数量设置控制状态查找表；所述控制状态查找表的控制状态的数量为M，且每个控制状态的二进制位宽为n-1，其中M≤N/2；
所述状态控制模块在第t个控制状态下输出n-1个二进制位
Figure BDA0002021552780000042
给所述MPE计算网络模块；其中，第t个控制状态下第ε个二进制位
Figure BDA0002021552780000043
输入到第n-ε级MPE计算子模块；
所述n级MPE计算子模块在n-1个二进制位
Figure BDA0002021552780000044
的控制下对所述翻转后的初始似然比序列{L′0,L′1,…,L′i,…,L′N-1}进行n次迭代运算，得到第t个控制状态下的第n次的似然比；
所述似然值判决模块对所述第t个控制状态下的第n次似然比进行译码判决，得到第t个控制状态下所对应的两个比特位并作为第t个控制状态下的译码结果；
所述部分和项计算模块对所述第t个控制状态下的译码结果进行部分和项计算，得到第t+1个控制状态下的n-1个部分和项
Figure BDA0002021552780000051
并输入到第n-ε级MPE计算子模块，其中
Figure BDA0002021552780000052
表示第t+1个控制状态下的第ε个部分和项；且第t+1个控制状态下的第ε个部分和项
Figure BDA0002021552780000053
的二进制位宽为N/2；
所述第n-ε级MPE计算子模块在第t个控制状态下的第ε个二进制位
Figure BDA0002021552780000054
控制下对初始似然比序列{L′0,L′1,…,L′i,…,L′N-1}和第t个控制状态下的第ε个部分和项
Figure BDA0002021552780000055
进行第r次迭代的MPE计算，得到第t个控制状态下的第r次迭代的似然比并输入到第n-ε-1级MPE计算子模块；
所述第n-ε-1级MPE计算子模块在第t个控制状态下的第ε+1位
Figure BDA0002021552780000056
控制下对第r次迭代的似然比以及第ε+1个部分和项
Figure BDA0002021552780000057
进行第r+1次迭代的MPE计算，得到第t个控制状态下的第r+1次迭代的似然比，并输入到第0级MPE计算子模块进行处理，得到第n次迭代的似然比提供给所述似然值判决模块；其中r＝ε；ε＝1,2,…,n-1，t＝1,2,…,M。
与现有技术相比，本发明的有益技术效果体现在：
1、本发明提出的极化码编码方法通过对整个码长的区间进行划分，以码块的形式快速设置一部分冻结位的位置，剩余冻结比特的位置则按照传统方法设置，从而提高了译码速度。
2、本发明提出的串行抵消译码方法与现有的译码方法相比，结合了实际编码方法，具有更强的灵活配置能力，同时保证在误码率较低的情况下进一步降低了译码延迟。
3、本发明基于满足条件的相邻冻结比特对数量，较大程度降低了蝶形译码电路结构的计算复杂度和硬件电路资源消耗；串行抵消译码电路译码延迟降低为
Figure BDA0002021552780000058
计算复杂度降低为
Figure BDA0002021552780000059
从而具有明显优势。
4、本发明增加了冻结比特码块的数量，很大程度简化了状态控制过程，并且减少了MPE计算内核的使用数量；使得电路的译码延迟降低为
Figure BDA00020215527800000510
从而进一步降低了计算串行抵消译码电路(MPE电路结构)的译码延迟。
附图说明
图1为本发明基于冻结比特对的极化码编码方法的流程图；
图2为本发明N＝8码块划分示意图；
图3为本发明串行抵消译码电路框图；
图4为传统蝶形串行抵消译码结构图；
图5为本发明部分和项计算模块框图；
图6为传统MPE串行抵消译码结构图；
图7为本发明改进的MPE串行抵消译码结构图；
图8为本发明码长N＝1024的块误码率折线图。
具体实施方式
本实施例中，一种基于冻结比特对的极化码编码方法，整个编码流程主要可以分为信道极化、子区间划分、子区间评测、信息位预设值、冻结比特对设置、比特混合和矩阵运算，如图1所示；为了方便描述具体方法，可取码长N＝8举例说明，本编码方法可以扩展到任意码长和实际设计需求，并按如下步骤进行：
步骤1、定义：当相邻两个发送冻结比特的子信道的序号满足2β和2β+1的关系时，相邻两个比特位为冻结比特对；β是自然数，并且β≤(N-2)/2。如图2所示，{u0,u1}、{u2,u3}、{u4,u5}和{u6,u7}的位置关系都满足2β和2β+1的关系。
当多个相邻的发送冻结比特的子信道的序号满足2k+1β，2k+1β+1，…2k+1(β+1)-1的关系时，多个相邻的比特位为2k个连续相邻冻结比特对，其中k是自然数，且2k+1(β+1)≤N，N为码长，且N＝2n，其中n为自然数。如图2所示，{u0,u1,u2,u3}和{u4,u5,u6,u7}满足2个连续相邻冻结比特对的关系，{u0,u1,u2,u3,u4,u5,u6,u7}满足4个连续相邻冻结比特对的关系。
步骤2、根据信道极化理论，将码长N平均划分为2j个子区间，其中j为自然数，且j≤log2N；根据信道极化理论，针对不同的信道类型进行相应的极化操作。例如当N＝8时，基于信道极化后，八个信道的信道容量从大到小依次为信道7、信道3、信道5、信道6、信道1、信道2、信道4和信道0，信道容量值越大代表此信道性能越好；如图2所示，u0,u1,…,un-1对应信道0到信道7所要发送的序列。如图3所示，整个码长区间内划分为四个码块，分别在区域A、区域A′、区域B和区域B′内。因为本实例码长较短，划分成码块已经足够了，不同的码长可以根据实际要求调整j的大小划分更多的码块。
步骤3、对每个子区间中所有信道的信道容量进行评估，若任意
Figure BDA0002021552780000061
Figure BDA0002021552780000071
则将第s个子区间作为发送冻结比特位的冻结区间，且第s个子区间内有N/2j-1个连续相邻冻结比特对；否则，将第s个子区间作为非冻结区间；其中，
Figure BDA0002021552780000072
为信道极化后所有子区间中第i个信道的信道容量，i＝0,1,2，…,N-1，s＝1,2,…,2j。如图2所示，对N＝8的信道容量进行了排序，四个子区间进行整体信道性能评估，设置区域A和区域A′内的码块为冻结比特区间，即如图2所示，满足条件的FPB为{u0,u1}和{u2,u3}，而且这两个FBP还是满足2个连续相邻冻结比特对的关系。
步骤4、设置信息比特位的数量为K，K为正整数；若K远小于非冻结区间中信道的总数量，则执行步骤5；否则，返回步骤2中调整j的大小，并重新划分子区间。
步骤5、选取非冻结区间中信道容量最大的K个信道作为信息比特位信道，将非冻结区间中剩余的信道作为冻结比特位信道。非冻结区间的所有信道按照信道可靠性进行排序，选取前K个信道可靠性较高的信道发送信息比特，所以K的必须要远小于非冻结区间信道的总数量，这样才能保证所选取的发送信息比特信道的可靠性较高。
步骤6、根据码长N，确定交换信道数量f；从非冻结区间中选择信道容量较大的前f个冻结比特位信道和信道容量较小的前f个信息比特位信道进行互相交换，从而得到若干个新的冻结比特对和连续相邻冻结比特对。交换信道数量f主要与码长和信道类型等因素有关，f越大获得的冻结比特对数量和连续相邻冻结比特对数量就会越多，但也会影响译码的正确率。
步骤7、从非冻结区间中选择信道容量较小的w个信息比特位信道，并从w个信道容量较小的信息比特位信道中，将与冻结比特位信道相邻的，且满足2β和2β+1关系的信道换成冻结比特位信道；从而再次得到若干个新的冻结比特对和连续相邻冻结比特对；
如图2和图4所示，为了获得更多满足条件的冻结比特对，主要可以通过两种方法，方法一：可以通过交换部分信道性能相近的冻结位信道和信息位信道；方法二：将部分信息位信道转换为冻结位信道，进一步获得更多满足条件的冻结比特对。如图2所示，信道3性能较好，但是将其设置为发送冻结位的信道就能得到冻结比特对{u2,u3}。当码长N更大时通过以上方法所得到的冻结比特对或相邻冻结比特对的数量会更加显著。
步骤8、在信息比特位信道上设置待发送的信息比特序列，将待发送的信息比特序列与所有子区间中的冻结比特位共同构成N位的初始待发送序列；将初始待发送序列与生成矩阵做矩阵运算，从而得到编码后的序列。如图1所示，信息比特位置和冻结比特位置设置完毕，得到初始待发送序列，至此信道挑选完成，然后按照传统的编码方法与生成矩阵做矩阵运算可以得到编码后的序列。
本实施例中，一种基于冻结比特对的极化码串行抵消译码方法，如图1所示；为了方便描述具体方法，可取码长N＝8举例说明，本译码方法可以扩展到任意码长和实际设计需求，并按如下步骤进行：
步骤1、设置控制状态查找表，控制状态查找表中包含N/2个控制状态，且每个控制状态用
Figure BDA0002021552780000082
位二进制来控制；N为码长，且N＝2n，其中n为自然数。
步骤2、令每个控制状态对应两个待译码的比特位，若两个待译码的比特位是冻结比特对，则删除相应的控制状态，否则，保留相应的控制状态，从而得到化简后的控制状态查找表，化简后的控制状态查找表中包含M个控制状态，M为正整数且小于等于N/2。冻结比特对是序号满足2β和2β+1的关系的相邻两个比特位；β是自然数，并且β≤(N-2)/2。
如表1所示，码长N＝8的传统MPE结构译码方法的整个译码过程，流程0译出{u1,u0}需要3个周期，流程1译出{u3,u2}需要1个周期，流程2译出{u5,u4}需要2个周期，流程3译出{u7,u6}需要1个周期，因此译完所有比特需要7个周期。
表1传统MPE结构译码流程
Stage 0 1 2 译码结果
MPE数量 4 2 1 u<sub>2i+1</sub>,u<sub>2i</sub>u<sub>2i+1</sub>
流程0 → → → u<sub>1</sub>,u<sub>0</sub>
流程1 → u<sub>3</sub>,u<sub>2</sub>
流程2 → → u<sub>5</sub>,u<sub>4</sub>
流程3 → u<sub>7</sub>,u<sub>6</sub>
如表2所示，每一个状态对应一次译码。控制输出的个数由码长N和信息位数量决定；如表2所示，码长N＝8则需要两个控制位，控制m2和控制m1随状态的变化而变化，经过FBPs的设置之后整个译码其实可以简化如表3所示，译完码长N＝8的所有比特一共需要三个周期，而且状态控制可以简化为两个，如表4所示。
表2状态控制流程
Figure BDA0002021552780000081
Figure BDA0002021552780000091
表3改进MPE结构译码流程
Stage 1 2 译码结果
MPE数量 2 1 u<sub>2i+1</sub>,u<sub>2i</sub>
流程1 → → u<sub>5</sub>
流程2 → u<sub>7</sub>,u<sub>6</sub>
表4改进状态控制流程
状态 m 译码结果
0 0 u<sub>5</sub>
1 1 u<sub>7</sub>,u<sub>6</sub>
步骤3、获取带噪信号序列为{y0,y1,…,yi,…,yN-1}，使用高斯近似法(1)计算带噪信号序列为{y0,y1,…,yi,…,yN-1}的初始似然比序列{L0,L1,…,Li,…,LN-1}；其中，yi为第i个带噪信号；Li为第i个带噪信号yi的初始似然比，并通过式(1)获得；i＝0,1,2,…,N-1。如图6所示为码长N＝8的MPE计算结构的电路框图，初始似然比序列在第3级MPE子模块开始输入，逐级进行迭代运算。
Figure BDA0002021552780000092
式(1)中，δ2表示噪声方差。
步骤4、定义当前控制状态为t，定义第t个控制状态下的当前迭代次数为r；
步骤5、定义第t个控制状态下的n-1个部分和项分别为
Figure BDA0002021552780000093
其中，
Figure BDA0002021552780000094
表示第t个控制状态下的第ε个部分和项，且第ε个部分和项
Figure BDA0002021552780000095
的二进制位宽为N/2；其中ε＝1,2,…,n-1；定义第t个控制状态下的n-1个二进制位分别为
Figure BDA0002021552780000096
其中，
Figure BDA0002021552780000101
表示第t个控制状态下的第ε个二进制位；
步骤6、初始化t＝1；当t＝1时，初始化
Figure BDA0002021552780000102
均为0；
步骤7、初始化r＝1；
步骤8、初始化ε＝1；
步骤9、化简后的状态控制查找表中的第t个控制状态下的第ε位
Figure BDA0002021552780000103
控制初始似然比序列{L0,L1,…,Li,…,LN-1}和第t个控制状态下的第ε个部分和项
Figure BDA0002021552780000104
进行第r次迭代的MPE计算，得到第t个控制状态下的第r次迭代的似然比。如图6所示，计算内核MPE是由G计算内核和F计算内核合并而成，MPE计算的内核拥有提前计算的功能，输出端设有寄存器，计算部分在采用组合逻辑，当输入发生变化是立即完成计算，因此减少了一个当前阶级的计算周期。内核F和内核G的表示计算方法如式(2)所示：
Figure BDA0002021552780000105
式(2)中，a和b分别表示蝶形图的上节点似然比和下节点似然比，
Figure BDA0002021552780000106
为MPE计算内核的部分和项输入；
步骤10、令第t个控制状态下的第ε+1位
Figure BDA0002021552780000107
控制第r次迭代的似然比以及第ε+1个部分和项
Figure BDA0002021552780000108
进行第r+1次迭代的MPE计算，得到第t个控制状态下的第r+1次迭代的似然比；控制
Figure BDA0002021552780000109
的接入MPE计算内核的方式如图3所示，第0级MPE计算子模块则不需要控制。
步骤11、将ε+1赋值给ε；并将r+1赋值给r后，判断r＝n是否成立，若成立，则表示得到第t个控制状态下的第n次迭代的似然比，并对第t个控制状态下的第n次的似然比进行译码判决，得到第t个控制状态下所对应的两个比特位并作为第t个控制状态下的译码结果；对第t个控制状态下的译码结果进行部分和项计算得到第t+1个控制状态下的n-1个部分和项
Figure BDA00020215527800001010
再执行步骤12；否则，返回步骤10执行。
步骤12、将t+1赋值给t，并判断t>M是否成立，若成立，则表示译码完成，得到2M个比特位；否则，返回步骤7。所有的控制状态跳转完毕则完成全部信息比特的译码，译码器将会返回初始状态为下一次译码做好准备。
本实施例中，一种基于冻结比特对的极化码串行抵消译码电路，包括：初始似然值预处理模块、控制状态模块、部分和项计算模块和MPE计算网络模块；
初始似然值预处理模块包括：初始似然比计算模块和比特翻转模块；
MPE计算网络模块包括：n级MPE计算子模块和似然值判决模块，其中，n＝log2N；
初始似然比计算模块接收信道发送的带噪信号{y0,y1,…,yi,…,yN-1}，并使用高斯近似法计算出初始似然比序列{L0,L1,…,Li,…,LN-1}；其中，yi为第i个带噪信号；Li为第i个带噪信号yi的初始似然比；i＝0,1,2,…,N-1；N为码长，且N＝2n，其中n为自然数；
比特翻转模块将初始似然比序列{L0,L1,…,Li,…,LN-1}进行比特翻转操作，得到翻转后的初始似然比序列{L′0,L′1,…,L′i,…,L′N-1}；其中，Li′为翻转后的第i个初始似然比。如图7码长N＝8为例，初始似然值预处理模块接收到信道信息并使用高斯近似法计算得到初始似然比序列{L0,L1,L2,L3,L4,L5,L6,L7}，并对其进行比特翻转操作后得到{L0,L4,L2,L6,L1,L5,L3,L7}。
控制状态模块根据码长N、信息比特位数量和冻结比特对数量设置控制状态查找表；控制状态查找表的控制状态的数量为M，且每个控制状态的二进制位宽为n-1，其中M≤N/2；状态控制模块在第t个控制状态下输出n-1个二进制位
Figure BDA0002021552780000111
给MPE计算网络模块；其中，第t个控制状态下第ε个二进制位
Figure BDA0002021552780000112
输入到第n-ε级MPE计算子模块。如图7所示，改进的码长N＝8的译码电路一共需要三级的计算，因为前四个信道全部设置为冻结位，所以第2级以四个全加器替代四个MPE，第1级则需要两个MPE，第0级需要1个MPE；具体每级之间的连接方式如图7中所示。如图6所示，传统N＝8译码电路框图需要两个控制端m2和m1，一共需要四个状态跳转完成译码。如图7所示，改进的N＝8译码电路框图需要一个控制端m，一共需要两个状态跳转完成译码。
n级MPE计算子模块在n-1个二进制位
Figure BDA0002021552780000113
的控制下对翻转后的初始似然比序列{L′0,L′1,…,L′i,…,L′N-1}进行n次迭代运算，得到第t个控制状态下的第n次的似然比；如图3所示，MPE计算网络模块包括n级MPE计算子模块和似然值判决模块；n级MPE计算子模块完成初始似然比的n次迭代运算，MPE内核是由f计算单元和g计算单元合并而成，当输入发生改变则立即得到计算结果，等下一个时钟周期到来时立刻输出计算结果到下一级MPE计算子模块，能够减少一个时钟周期的计算等待时间。
似然值判决模块对第t个控制状态下的第n次似然比进行译码判决，得到第t个控制状态下所对应的两个比特位并作为第t个控制状态下的译码结果；
部分和项计算模块对第t个控制状态下的译码结果进行部分和项计算，得到第t+1个控制状态下的n-1个部分和项
Figure BDA0002021552780000121
并输入到第n-ε级MPE计算子模块，其中
Figure BDA0002021552780000122
表示第t+1个控制状态下的第ε个部分和项；且第t+1个控制状态下的第ε个部分和项
Figure BDA0002021552780000123
的二进制位宽为N/2。部分和项计算模块的计算方法具体如图5中所示，该更新方法采用的是并行计算方法。
第n-ε级MPE计算子模块在第t个控制状态下的第ε个二进制位
Figure BDA0002021552780000124
控制下对初始似然比序列{L′0,L′1,…,L′i,…,L′N-1}和第t个控制状态下的第ε个部分和项
Figure BDA0002021552780000125
进行第r次迭代的MPE计算，得到第t个控制状态下的第r次迭代的似然比并输入到第n-ε-1级MPE计算子模块；
第n-ε-1级MPE计算子模块在第t个控制状态下的第ε+1位
Figure BDA0002021552780000126
控制下对第r次迭代的似然比以及第ε+1个部分和项
Figure BDA0002021552780000127
进行第r+1次迭代的MPE计算，得到第t个控制状态下的第r+1次迭代的似然比，并输入到第0级MPE计算子模块进行处理，得到第n次迭代的似然比提供给似然值判决模块；其中r＝ε；ε＝1,2,…,n-1，t＝1,2,…,M。
如图8所示，根据本发明设计方法扩展到码长N＝1024的仿真结果实例；基于冻结比特对的编码方法设计串行抵消译码器，为了获得更多的相邻FBP通过交换部分信息比特位置与冻结比特位置方法以及缩短了码率方法。仿真结果可以看出随着交换位数的而逐渐增多而块误码率也会逐渐上升，虽然牺牲了部分译码准确率，但是译码延迟得到很大程度的降低，如表5所示。本设计方法具有很强的灵活性，可以根据实际要求进行码率设置和交换位数的设置，因此降低的延迟周期数量也是不唯一的。
表5 N＝1024译码延迟对比
Figure BDA0002021552780000128
如表5所示，在译码正确率和译码速度之间取得折中，译码延迟和数据吞吐率都提升明显。

Claims (3)

1.一种基于冻结比特对的极化码编码方法，其特征在于：
步骤1、定义：当相邻两个发送冻结比特的子信道的序号满足2β和2β+1的关系时，所述相邻两个比特位为冻结比特对；β是自然数，并且β≤(N-2)/2；
当多个相邻的发送冻结比特的子信道的序号满足2k+1β，2k+1β+1，…2k+1(β+1)-1的关系时，所述多个相邻的比特位为2k个连续相邻冻结比特对，其中k是自然数，且2k+1(β+1)≤N，N为码长，且N＝2n，其中n为自然数；
步骤2、根据信道极化理论，将码长N平均划分为2j个子区间，其中j为自然数，且j≤log2N；
步骤3、对每个子区间中所有信道的信道容量进行评估，若任意第s个子区间中所有信道的信道容量总和≤
Figure FDA0002021552770000011
则将第s个子区间作为发送冻结比特位的冻结区间，且第s个子区间内有N/2j-1个连续相邻冻结比特对；否则，将第s个子区间作为非冻结区间；其中，
Figure FDA0002021552770000012
为信道极化后所有子区间中第i个信道的信道容量，i＝0,1,2，…,N-1，s＝1,2,…,2j；
步骤4、设置信息比特位的数量为K，K为正整数；若K远小于非冻结区间中信道的总数量，则执行步骤5；否则，返回步骤2中调整j的大小，并重新划分子区间；
步骤5、选取所述非冻结区间中信道容量最大的K个信道作为信息比特位信道，将所述非冻结区间中剩余的信道作为冻结比特位信道；
步骤6、根据所述码长N，确定交换信道数量f；
从所述非冻结区间中选择信道容量较大的前f个冻结比特位信道和信道容量较小的前f个信息比特位信道进行互相交换，从而得到若干个新的冻结比特对和连续相邻冻结比特对；
步骤7、从所述非冻结区间中选择信道容量较小的w个信息比特位信道，并从所述w个信道容量较小的信息比特位信道中，将与冻结比特位信道相邻的，且满足2β和2β+1关系的信道换成冻结比特位信道；从而再次得到若干个新的冻结比特对和连续相邻冻结比特对；
步骤8、在信息比特位信道上设置待发送的信息比特序列，将所述待发送的信息比特序列与所有子区间中的冻结比特位共同构成N位的初始待发送序列；将所述初始待发送序列与生成矩阵做矩阵运算，从而得到编码后的序列。
2.一种基于冻结比特对的极化码串行抵消译码方法，其特征是按如下步骤进行：
步骤1、设置控制状态查找表，所述控制状态查找表中包含N/2个控制状态，且每个控制状态用
Figure FDA0002021552770000021
位二进制来控制；N为码长，且N＝2n，其中n为自然数；
步骤2、令每个控制状态对应两个待译码的比特位，若两个待译码的比特位是冻结比特对，则删除相应的控制状态，否则，保留相应的控制状态，从而得到化简后的控制状态查找表，所述化简后的控制状态查找表中包含M个控制状态，M为正整数且小于等于N/2；
所述冻结比特对是序号满足2β和2β+1的关系的相邻两个比特位；β是自然数，并且β≤(N-2)/2；
步骤3、获取带噪信号序列为{y0,y1,…,yi,…,yN-1}，使用高斯近似法计算所述带噪信号序列为{y0,y1,…,yi,…,yN-1}的初始似然比序列{L0,L1,…,Li,…,LN-1}；其中，yi为第i个带噪信号；Li为第i个带噪信号yi的初始似然比；i＝0,1,2,…,N-1；
步骤4、定义当前控制状态为t，定义第t个控制状态下的当前迭代次数为r；
步骤5、定义第t个控制状态下的n-1个部分和项分别为
Figure FDA0002021552770000022
其中，
Figure FDA0002021552770000023
表示第t个控制状态下的第ε个部分和项，且第t个控制状态下的第ε个部分和项
Figure FDA0002021552770000024
的二进制位宽为N/2；ε＝1,2,…,n-1；
定义第t个控制状态下的n-1个二进制位分别为
Figure FDA0002021552770000025
其中，
Figure FDA0002021552770000026
表示第t个控制状态下的第ε个二进制位；
步骤6、初始化t＝1；当t＝1时，初始化
Figure FDA0002021552770000027
均为0；
步骤7、初始化r＝1；
步骤8、初始化ε＝1；
步骤9、所述化简后的控制状态 查找表中的第t个控制状态下的第ε位
Figure FDA0002021552770000028
控制所述初始似然比序列{L0,L1,…,Li,…,LN-1}和第t个控制状态下的第ε个部分和项
Figure FDA0002021552770000029
进行第r次迭代的MPE计算，得到第t个控制状态下的第r次迭代的似然比；
步骤10、令第t个控制状态下的第ε+1位
Figure FDA00020215527700000210
控制第r次迭代的似然比以及第ε+1个部分和项
Figure FDA00020215527700000211
进行第r+1次迭代的MPE计算，得到第t个控制状态下的第r+1次迭代的似然比；
步骤11、将ε+1赋值给ε；并将r+1赋值给r后，判断r＝n是否成立，若成立，则表示得到第t个控制状态下的第n次迭代的似然比，并对所述第t个控制状态下的第n次的似然比进行译码判决，得到第t个控制状态下所对应的两个比特位并作为第t个控制状态下的译码结果；对所述第t个控制状态下的译码结果进行部分和项计算得到第t+1个控制状态下的n-1个部分和项
Figure FDA0002021552770000031
再执行步骤12；否则，返回步骤10执行；
步骤12、将t+1赋值给t，并判断t>M是否成立，若成立，则表示译码完成，得到2M个比特位；否则，返回步骤7。
3.一种基于冻结比特对的极化码串行抵消译码电路，其特征包括：初始似然值预处理模块、控制状态模块、部分和项计算模块和MPE计算网络模块；
所述初始似然值预处理模块包括：初始似然比计算模块和比特翻转模块；
所述MPE计算网络模块包括：n级MPE计算子模块和似然值判决模块，其中，n＝log2 N；
所述初始似然比计算模块接收信道发送的带噪信号{y0,y1,…,yi,…,yN-1}，并使用高斯近似法计算出初始似然比序列{L0,L1,…,Li,…,LN-1}；其中，yi为第i个带噪信号；Li为第i个带噪信号yi的初始似然比；i＝0,1,2,…,N-1；N为码长，且N＝2n，其中n为自然数；
所述比特翻转模块将所述初始似然比序列{L0,L1,…,Li,…,LN-1}进行比特翻转操作，得到翻转后的初始似然比序列{L′0,L′1,…,L′i,…,L′N-1}；其中，L′i为翻转后的第i个初始似然比；
所述控制状态模块根据码长N、信息比特位数量和冻结比特对数量设置控制状态查找表；所述控制状态查找表的控制状态的数量为M，且每个控制状态的二进制位宽为n-1，其中M≤N/2；
所述控制状态 模块在第t个控制状态下输出n-1个二进制位
Figure FDA0002021552770000032
给所述MPE计算网络模块；其中，第t个控制状态下第ε个二进制位
Figure FDA0002021552770000033
输入到第n-ε级MPE计算子模块；
所述n级MPE计算子模块在n-1个二进制位
Figure FDA0002021552770000034
的控制下对所述翻转后的初始似然比序列{L′0,L′1,…,L′i,…,L′N-1}进行n次迭代运算，得到第t个控制状态下的第n次的似然比；
所述似然值判决模块对所述第t个控制状态下的第n次似然比进行译码判决，得到第t个控制状态下所对应的两个比特位并作为第t个控制状态下的译码结果；
所述部分和项计算模块对所述第t个控制状态下的译码结果进行部分和项计算，得到第t+1个控制状态下的n-1个部分和项
Figure FDA0002021552770000041
并输入到第n-ε级MPE计算子模块，其中
Figure FDA0002021552770000042
表示第t+1个控制状态下的第ε个部分和项；且第t+1个控制状态下的第ε个部分和项
Figure FDA0002021552770000043
的二进制位宽为N/2；
所述第n-ε级MPE计算子模块在第t个控制状态下的第ε个二进制位
Figure FDA0002021552770000044
控制下对初始似然比序列{L′0,L′1,…,L′i,…,L′N-1}和第t个控制状态下的第ε个部分和项
Figure FDA0002021552770000045
进行第r次迭代的MPE计算，得到第t个控制状态下的第r次迭代的似然比并输入到第n-ε-1级MPE计算子模块；
所述第n-ε-1级MPE计算子模块在第t个控制状态下的第ε+1位
Figure FDA0002021552770000046
控制下对第r次迭代的似然比以及第ε+1个部分和项
Figure FDA0002021552770000047
进行第r+1次迭代的MPE计算，得到第t个控制状态下的第r+1次迭代的似然比，并输入到第0级MPE计算子模块进行处理，得到第n次迭代的似然比提供给所述似然值判决模块；其中r＝ε；ε＝1,2,…,n-1，t＝1,2,…,M。
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