JPH0787626B2

JPH0787626B2 - 時分割交換機におけるフレ−ム位相同期方式

Info

Publication number: JPH0787626B2
Application number: JP61233632A
Authority: JP
Inventors: 慎一郎早野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-09-30
Filing date: 1986-09-30
Publication date: 1995-09-20
Anticipated expiration: 2010-09-20
Also published as: JPS6387899A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は高速時分割通話路のフレーム位相同期方式に関
する。

（従来の技術）従来、時分割通話路としては秋山著「近代通信工学」
（電気書院）307ページ〜309ページに記載のものが知ら
れている。第５図は従来技術を用いた時分割通話路の構
成を示すブロック図である。第５図によれば従来技術を
用いた時分割通話路は、第1,第2,第3,第４の入力がそれ
ぞれ端子301,302,303,304に接続されたマルチプレクサ3
20と、入力がマルチプレクサ320の出力に接続された時
間スイッチ321と、第1,第2,第3,第４の入力がそれぞれ
端子305,306,307,308に接続されたマルチプレクサ322
と、入力がマルチプレクサ322の出力に接続された時間
スイッチ323と、第１の入力が時間スイッチ321の出力
に、第２の入力が時間スイッチ323の出力に、接続され
た空間スイッチ340と、入力が空間スイッチ340の第１の
出力に接続された時間スイッチ341と、入力が時間スイ
ッチ341に接続され、第1,第2,第3,第４の出力がそれぞ
れ端子309,310,311,312に接続されたデマルチプレクサ3
42と、入力が空間スイッチ340の第２の出力に接続され
た時間スイッチ343と、入力が時間スイッチ341に接続さ
れ、第1,第2,第3,第４の出力がそれぞれ端子313,314,31
5,316に接続されたデマルチプレクサ344からなる。更に
第５図において空間スイッチ340はスイッチ素子S₁,S₂,S
₃,S₄によって構成され、それぞれ制御メモリ350の出力
端子C₁,C₂,C₃,C₄によって出力される制御情報によって
開閉が制御される。第５図においてマルチプレクサ320
の端子301から入力された通話信号D₁を、デマルチプレ
クサ344の端子313へ、マルチプレクサ322の端子307から
入力された通話信号D₃をデマルチプレクサ342の端子311
へ出力する場合について説明する。

マルチプレクサ320は、端子301,302,303,304から入力さ
れた通話信号をハイウェイ350のタイムスロットからタ
イムスロット４へ順次多重化していく。これにより通話
信号D₁はタイムスロットＤへ多重化される。時間スイッ
チ321は図示していない制御系の制御によりハイウェイ3
50のタイムスロットＤに多重化された通話信号D₁を位相
変換し、例えばハイウェイ351のタイムスロット１へ出
力する。

一方マルチプレクサ322はマルチプレクサ320を同様に端
子307から入力された通話信号D₃をハイウェイ352のタイ
ムスロット２へ出力する。時間スイッチ323は図示して
いない制御系の制御によりハイウェイ352のタイムスロ
ット２に多重化された通話信号D₃を位相変換し、例えば
ハイウェイ353のタイムスロット１へ出力する。一方、
制御メモリ350は図示していない制御系の制御により各
タイムスロットごとに出力端子C₁,C₂,C₃,C₄にスイッチ
の制御情報を出力する。ここでスイッチを閉じる状態を
１とすると、制御メモリ350はタイムスロット１におい
てC₁,C₂,C₃,C₄に開閉情報“1001"を出力する。これによ
り空間スイッチ340はタイムスロット１においてスイッ
チS₁,S₄を閉じ、ハイウェイ351とハイウェイ356を、ハ
イウェイ353とハイウェイ354をそれぞれ接続し、通話信
号D₁をハイウェイ356へ、通話信号D₃をハイウェイ354へ
出力する。時間スイッチ341は図示していない制御系の
制御によりハイウェイ354のタイムスロット１に多重化
された通話信号D₃を位相変換し、ハイウェイ355のタイ
ムスロット２へ出力する。デマルチプレクサ342はハイ
ウェイ355のタイムスロット０からタイムスロット４に
多重化された通話信号を順次端子309,310,311,312へ出
力する。これにより通話信号D₃は端子311へ出力され
る。

時間スイッチ343は図示していない制御系の制御により
ハイウェイ356のタイムスロット１へ多重化された通話
信号D₁を位相変換し、ハイウェイ357のタイムスロット
０の出力する。デマルチプレクサ344はデマルチプレク
サ342と同様にハイウェイ357のタイムスロットに多重化
された通話信号D₁を端子313に出力する。

（発明が解決しようとする問題点）以上説明したように従来技術を用いた時分割通話路にお
いて、空間スイッチ340はタイムスロットごとにスイッ
チS₁,S₂,S₃,S₄を開閉する。したがって空間スイッチ340
に入力するハイウェイ351,353のフレーム位相は空間ス
イッチ340を開閉する制御信号C₁,C₂,C₃,C₄のフレーム位
相に一致していなければならない。

しかしながら、信号速度が高速となり、配線による遅延
が無視できなくなった場合、ハイウェイ353の配線長が
ハイウェイ351の配線長より短いとすると、時間スイッ
チ321と時間323から同時にタイムスロット１の通話信号
D₁,D₃が出力されたとしても空間スイッチ340の入力には
通話信号D₃の方が早く到着する。この様な場合、通話信
号D₃が入力した時点では制御メモリ350はまだタイムス
ロット０における開閉情報を出力しており、通話信号D₃
は所望のハイウェイに出力されない、したがって従来技
術により高速時分割Ｔ−Ｓ−Ｔ通話路を設計する際には
ハイウェイ351,353の配線長を等しく設計する必要があ
るという欠点を有している。

以上述べたように、Ｔ−Ｓ−Ｔ型の時分割通話路におい
ては、空間スイッチの入力において各ハイウェイ並びに
制御メモリからの制御情報のフレーム位相が一致してい
なければならない。しかし、信号が高速となり、配線遅
延が無視できなくなると、複数の時間スイッチの出力と
空間スイッチの入力を結ぶ配線を等長化し、かつ制御情
報とのフレーム位相を調整しなければならず、高速に動
作する通話路を設計する際の制限要因となっていた。

本発明の目的は、上述の欠点を解消した時分割交換機に
おけるフレーム同期方式を提供することにある。

（問題点を解決する手段）上記目的を達成するために、本発明は、時分割空間スイ
ッチを使用する時分割多重交換機において、空間スイッ
チの前段に接続される時分割スイッチの出力するフレー
ム位置情報を発生する手段を備え、前記空間スイッチに
入力される複数のハイウェイの各ハイウェイにおいて、
前記時分割スイッチからの前記フレーム位置情報を基に
前記ハイウェイ上の時分割多重信号のフレーム位置を検
出する手段を備え、前記空間スイッチの動作するフレー
ム位置と前記ハイウェイ上の時分割多重信号のフレーム
位置の位相比較を行い、その結果を制御信号として出力
する手段を備え、前記時分割スイッチは前記位相比較手
段からの制御信号により出力フレーム位置を変更する制
御手段を備え、前記時分割スイッチの出力フレーム位置
を空間スイッチの動作するフレーム位置に一致させるよ
うにフィードバック制御するようにしたものである。

（作用）本発明では空間スイッチの入力で各ハイウェイのフレー
ム位相を検出し、空間スイッチが動作する基準フレーム
位相と一致するように、前段のスイッチの出力位相を制
御することにより、空間スイッチ入力でのフレーム位相
を合わせる。これにより、各時間スイッチと空間スイッ
チを結ぶ配線長を考慮する必要がなく、高速動作可能な
高速交換機を得ることができる。

（実施例）次に図面を参照して本発明の実施例を説明する第１図は
本発明の第１の実施例を示すブロック図である。第１図
によれば本発明の第１の実施例は、フレームパルス発生
回路100と、リセット入力がフレームパルス発生回路100
の出力に接続されたカウンタ111と、第1,第2,第3,第４
の通話信号入力がそれぞれ端子112,113,114,115に、制
御入力がカウンタ111の出力に接続されたマルチプレク
サ110と、ライトリセット入力がWR₁がフレームパルス発
生回路100の出力に、入力がマルチプレクサ110の出力に
接続された時間スイッチ120と、リセット入力がフレー
ムパルス発生回路100の出力に接続されたカウンタ131
と、第1,第2,第3,第４の通話信号入力がそれぞれ端子11
2,113,114,115に、制御入力がカウンタ111の出力に接続
されたマルチプレクサ130と、ライトリセット入力がWR₂
がフレームパルス発生回路100の出力に、入力がマルチ
プレクサ130の出力に接続された時間スイッチ140とリセ
ット入力がフレームパルス発生回路100の出力に接続さ
れたカウンタ152と、アドレス入力がカウンタ152の出力
に接続された制御メモリ151と、第１の入力が時間スイ
ッチ120の出力に、第２の入力が時間スイッチ140の出力
に第1,第2,第3,第４の制御入力がそれぞれ制御メモリ15
1の第1,第2,第3,第４の出力C₁,C₂,C₃,C₄に接続され第１
の出力がハイウェイ153に、第２の出力がハイウェイ154
に接続された空間スイッチ150と、一方の入力が時間ス
イッチ120のフレーム信号出力FO₁に、他方の入力がフレ
ームパルス発生回路100の出力に接続され、出力が時間
スイッチ120の読み出し位相制御入力PC₁に接続された位
相比較回路160と、一方の入力が時間スイッチ140のフレ
ーム信号出力FO₂に、他方の入力がフレームパルス発生
回路100の出力に接続され、出力が時間スイッチ140の読
み出し位相制御入力PC₂に接続された位相比較回路170と
からなる。

さらに第１図において時間スイッチ120はリセット入力
がフレームパルス発生回路100の出力に接続されたカウ
ンタ122と、クロックインヒビット入力が位相比較回路1
60の制御出力に接続され、リプルキャリイ出力が位相比
較回路160の一方の入力に接続されたカウンタ124と、ア
ドレス入力がカウンタ124の出力に接続された制御メモ
リ123と、ハイウェイ信号入力がマルチプレクサ110の出
力に、ライトアドレス入力がカウンタ122の出力に、リ
ードアドレス入力が制御メモリ123の出力に接続され、
出力が空間スイッチ150の第１の入力に接続された時間
スイッチメモリ120からなる。また、時間スイッチ140も
時間スイッチ120と同様に構成されている。第１図にお
いてマルチプレクサ110の端子112から入力された通話信
号D₁をハイウェイ102のタイムスロット１、マルチプレ
クサ130の端子133から入力された通話信号D₃をハイウェ
イ140のタイムスロット１へ出力する場合について説明
する。ここで図示していない制御系は制御メモリ123の
アドレス＃１に“0"を書き込み、制御メモリ151のアド
レス＃１に２進数で1001を書き込む。フレームパルス発
生回路100は周期Ｔでフレームパルスを出力する。カウ
ンタ111はフレームパルス発生回路100が出力するフレー
ムパルスによりリセットされており、マルチプレクサ11
0はこのカウンタ111の出力に応じて端子112から入力さ
れたデータD₁をタイムスロット０に多重化しハイウェイ
101に出力する。カウンタ122はフレームパルス発生回路
100の出力するフレームパルスによって周期Ｔでリセッ
トされている。時間スイッチメモリ121はカウンタ122の
出力に応じたライトアドレスにハイウェイ101に多重化
された通話信号を記憶する。この場合通話信号D₁はアド
レス０に記憶される。制御メモリ123はカウンタ124の出
力に応じたアドレスに記憶した内容を順次出力する。こ
の場合タイムスロット１においてアドレス０が出力され
る。通話路メモリ121は制御メモリ123が出力するリード
アドレスに従って、記憶されたに内容を順次出力する。
これによりタイムスロット１ではアドレス０に記憶され
た通話信号D₁がハイウェイ102に出力される。また端子1
33から入力された通話信号D₃も同様にマルチプレクサ13
0によってハイウェイ103のタイムスロット２に多重化さ
れた通話信号D₁をハイウェイ104のタイムスロット２に
多重化された通話信号D₁をハイウェイ104のタイムスロ
ット１に出力する。ここで時間スイッチ120はハイウェ
イ102のタイムスロット０を示すフレーム信号103を出力
し、ハイウェイ102にそって並走させる。空間スイッチ1
50の入力にある位相比較回路の入力において、フレーム
信号103がフレームパルス発生回路100から出力される基
準パルスより２タイムスロットだけ進んでいたとする
と、位相比較回路160はパルス位置の不一致を検出し、
時間スイッチ120に対して、１クロック幅の制御信号を
出力する。カウンタ124は、クロックインヒビット入力
に制御信号が入力されるとカウントアップを１クロック
分停止する。したがってカウンタ124のリプルキャリイ
出力とハイウェイ102のタイムスロットが１クロック分
遅れ、フレーム位相が１タイムスロット分遅くなる。し
たがって今度はフレーム信号103のパルスがフレームパ
ルス発生回路100からの基準パルスより１タイムスロッ
トだけ進んでいることとなる。この場合、もう一度前述
の動作を行うことにより位相比較回路160に入力される
２つのパルス位置は一致する。それにより位相比較回路
160は制御信号の出力を停止し、その状態を保持する。
位相比較回路170と時間スイッチ140も同様に動作し、位
相比較回路170はカウンタ124が出力するパルスとフレー
ムパルス発生回路100が出力する基準パルスの位置を一
致させる。したがって空間スイッチ150の入力における
ハイウェイ102,104のタイムスロットの位置がフレーム
パルス発生回路200の出力する基準パルスの位置と一致
する。

一方、カウンタ152はフレームパルス発生回路100が出力
するフレームパルスによりリセットされており、制御メ
モリ151はカウンタ152が出力するアドレスに応じてメモ
リの内容を出力する。

これにより空間スイッチ150の入力において制御メモリ1
51のアドレス＃０の出力位相と２つのハイウェイ102,10
4のタイムスロット“0"の位相を一致することができ
る。以上説明したように本発明の第１の実施例において
は、ハイウェイ102,104の配線長によらず、したがっ
て、時間スイッチ120と空間スイッチ150の間にどのよう
な信号遅延があっても、ハイウェイ102,104のフレーム
位相を空間スイッチ150の入力において空間スイッチ150
の動作フレーム位相に一致させることができる。第２図
は本発明の第２の実施例を示すブロック図である。第２
図において第１図と同一の番号を付したものは第１図と
同一の構成要素を示す。さらに第２図に示す時間スイッ
チ126には入力が通話メモリ121の出力に、位相指定入力
がカウンタ124のリプルキャリイ出力に、出力が空間ス
イッチ150の第１の入力に接続されたフレーム同期パタ
ーン多重回路125が設けられており、時間スイッチ141も
同様に構成されている。また第２図には入力がフレーム
同期パターン多重回路125の出力に接続され、出力が位
相比較回路160の一方の入力に接続されたフレーム同期
回路161と、入力が時間スイッチ141の出力に接続され、
出力が位相比較回路170の一方の入力に接続されたフレ
ーム同期回路171が設けられている。第２図によれば、
第１図と同様に、通話信号D₁はタイムスロット１におい
て通話路メモリ121から読み出される。ここで、フレー
ム同期パターン多重回路125は位相指定入力に入力す
る。パルスの位置にフレーム同期パターンＦを多重化し
ハイウェイ102に出力する。Ｆは固定のビットパターン
で表わされ（例えば、001）、１ビットづつ位相指定入
力が指定されたタイムスロットに多重化される。すなわ
ち、フレーム同期パターン多重回路125はカウンタ124に
より指定される時分割多重信号上のタイムスロットにフ
レーム情報を多重化する。フレーム同期回路161はハイ
ウェイ102に多重化されたフレーム同期パターンＦを検
出し、検出したタイムスロットにおいてパルスを出力す
る。時間スイッチ141、フレーム同期回路171も同様に動
作する。位相比較回路160,170は第１図と同様に動作
し、これにより空間スイッチ150の入力において制御メ
モリ151のアドレス＃０の出力時間位置２つのハイウェ
イ102,104のタイムスロット“F"の時間位置が一致す
る。

以上説明したように本発明の第２の実施例においてはハ
イウェイ102,104の配線長によらず、したがって、時間
スイッチ126と空間スイッチ150の間にどのような信号遅
延があっても、ハイウェイ102,104のフレーム位相を空
間スイッチ150の動作フレーム位相に一致させることが
できる上、フレーム信号をハイウェイ102,104と並走さ
せて配線する必要がなく高速動作に適した時分割交換器
が得られる。第３図は本発明の第３の実施例を示すブロ
ック図である。第３図によれば、本発明の第３の実施例
は、フレームパルス発生回路210と、信号入力が接地さ
れ、基準位相入力がフレームパルス発生回路210の出力
に、通話信号入力が端子212に、制御入力が端子213に接
続された多重回路211と、信号入力が多重回路211の出力
に、基準位相入力がフレームパルス発生回路210の出力
に、通話信号入力が端子223に、制御入力が端子224に接
続された多重回路220と、フレームパルス発生回路230と
信号入力が接地され、基準位相入力がフレームパルス発
生回路230の出力に、通話信号入力が端子232に、制御入
力が端子233に接続された多重回路231と、信号入力が多
重回路231の出力に、基準位相入力がフレームパルス発
生回路230の出力に、通話信号入力が端子241に、制御入
力が端子242に接続された多重回路240とフレームパルス
発生回路200と、リセット入力がフレームパルス発生回
路200の出力に接続されたカウンタ252と、アドレス入力
がカウンタ252の出力に接続された制御メモリ251と、第
１の入力が多重回路222の多重信号出力に、第２の入力
が多重回路240の多重信号出力に、第1,第2,第3,第４の
制御入力がそれぞれ制御メモリ251の第1,第2,第3,第４
の出力C₁,C₂,C₃,C₄に接続され、第１の出力がハイウェ
イ253に、第２の出力がハイウェイ254に接続された空間
スイッチ250と、一方の入力がフレームパルス発生回路2
10の出力に、他方の入力がフレームパルス発生回路200
の出力に接続され、制御出力がフレームパルス発生回路
210の位相制御入力に接続された位相比較回路260と、一
方の入力がフレームパルス発生回路230の出力に、他方
の入力がフレームパルス発生回路200の出力に接続さ
れ、制御出力がフレームパルス発生回路230の位相制御
入力に接続された位相比較回路270とからなる。さらに
多重回路220は基準位相入力がフレームパルス発生回路2
10の出力に接続された位相発生回路221と、一方の入力
が多重回路211の出力に、他方の入力が端子223に、制御
入力が位相差発生回路221の出力に接続され、出力が空
間スイッチ250の一方の入力に接続されたマルチプレク
サ222とからなる。また多重回路211,231,240も多重回路
220と同様に構成されている。

第３図においてフレームパルス発生回路210,230はフレ
ームパルス発生回路200と同様に交換機内の同一クロッ
クで動作しているものとする。第３図において多重回路
220の端子223から入力された通話信号D₁をハイウェイ20
2のタイムスロット１へ、多重回路231の端子232から入
力された通話信号D₃をハイウェイ204のタイムスロット
１へ出力する場合について説明する。

ここで図示していない制御系は多重回路220の端子224へ
タイムスロット情報として“1"を出力し、多重回路231
の端子233へタイムスロット情報として“1"を出力す
る。

フレームパルス発生回路210は周期Ｔで基準パルス206を
出力する。多重回路220の位相差発生回路221は基準パル
ス206から位相差情報分、すなわち１タイムスロット遅
れた位置にパルスを出力する。マルチプレクサ222は位
相差発生回路221が出力するタイムスロット１に位置す
るパルスにより、端子223から入力された通話信号D₁を
ハイウェイ202のタイムスロット１に多重化する。フレ
ームパルス発生回路230も周期Ｔでフレームパルスを出
力する。多重回路231は同様にハイウェイ204のタイムス
ロット１へ端子232から入力された通話信号D₃を多重化
する。フレームパルス発生回路210から出力されたフレ
ーム信号203はハイウェイ202と並走して伝送される。位
相比較回路260はフレーム信号203とフレーム発生回路20
0から出力される基準パルス206との位相を比較し、不一
致を検出すると不一致検出信号を出力する。フレームパ
ルス発生回路210は不一致検出信号が入力されるとフレ
ーム信号203の出力位相を１クロック分遅らせる。位相
比較回路260は、入力される２つのパルスの位相が一致
するまで不一致検出信号を出力する。位相比較回路270
とフレームパルス発生回路230も同様に動作し、位相比
較回路270はフレームパルス発生回路230が出力するパル
スと基準パルス206の位相を一致させる。このようにし
て空間スイッチ250の入力においてハイウェイ202、ハイ
ウェイ204のタイムスロット０の位相とフレームパルス
発生回路200の出力する基準パルス206の位相とを一致さ
せることができる。

一方カウンタ252はフレームパルス発生回路200が出力す
るフレームパルスによりリセットされており、制御メモ
リ251はカウンタ252が出力するアドレスに応じてメモリ
の内容を出力する。これにより空間スイッチ250の入力
において制御メモリ251のアドレス＃０の出力位相と２
つのハイウェイ202,204のタイムスロット“0"の位相を
空間スイッチ250の入力に応じて一致させることができ
る。

以上説明したように本発明の第３の実施例においてはハ
イウェイ202,204の配線長によらず、したがって、その
信号遅延によらずハイウェイ202,204のフレーム位置を
空間スイッチ250の動作フレーム位置に一致させること
ができる。

第４図は本発明の第４の実施例を示すブロック図であ
る。第４図において第３図と同一の番号を付したものは
第３図と同一の構成要素を示す。さらに第４図では、位
相制御入力が位相比較回路260の出力に接続され、出力
がハイウェイ202に接続されたフレーム同期パターン発
生回路215と、ハイウェイ202により縦続接続された多重
回路214,226と、入力が多重回路226の出力に接続され、
出力が位相比較回路260の入力に接続されたフレーム同
期回路261と、位相制御入力が位相比較回路270の出力に
接続され、出力がハイウェイ204に接続されたフレーム
同期パターン発生回路235と、ハイウェイ204により継続
接続された多重回路234,241と、入力が多重回路241の出
力に接続され、出力が位相比較回路270の入力に接続さ
れたフレーム同期回路271とが設けられている。

さらに第４図に示す多重回路226には、入力が多重回路2
14の出力に接続され、出力が位相差発生回路221の基準
位相入力に接続されたフレーム同期回路225が設けられ
ている。また多重回路214,241も多重回路226と同様に構
成されている。

第４図によれば、フレーム同期パターン発生回路はフレ
ーム同期パターンＦを周期的にハイウェイ202に出力す
る。フレーム同期パターンＦは固定ビットパターンで表
わされ（例えば、001）、１フレームに１ビットづつタ
イムスロットに多重化される。ここで、多重回路226の
フレーム同期回路225はハイウェイ201に出力されたフレ
ーム同期パターンＦを検出し、フレーム同期パターンＦ
の挿入されているタイムスロットの位置で基準位相パル
スを出力する。位相差発生回路221、マルチプレクサ222
は第３図の場合と同様に動作し、端子223に加えられた
通話信号D₁をハイウェイ202のタイムスロット１へ多重
化する。フレーム同期回路261はハイウェイ202に出力さ
れた同期パターンＦを検出しフレーム同期パターンＦの
挿入されているタイムスロットにおいてパルスを出力す
る。さらに位相比較回路260は第３図と同様に動作す
る。ハイウェイ202における信号遅延にかかわらす、フ
レーム同期パターン発生回路215から出力される時分割
多重信号のフレーム位置を位相比較回路206から制御す
ることにより、空間スイッチの入力においてフレームパ
ルスと時分割多重信号のフレーム位置を一致させること
ができる。多重回路234、フレーム同期回路271、位相比
較回路270も同様に動作し、これにより空間スイッチ250
の入力において制御メモリ251のアドレス＃０の出力位
相と２つのハイウェイ102,104のタイムスロット“0"の
位相が一致する。

以上説明したように本発明の第４の実施例においてはハ
イウェイ202,204の配線長によらずハイウェイ202,204の
フレーム位相を空間スイッチ250の動作フレーム位相に
一致させることができる上、フレーム信号をハイウェイ
202,204と並走させて配線する必要がなく、高速動作可
能な時分割交換機が得られる。

（発明の効果）以上述べたように、本発明によれば時分割通話路を設計
する際に時間スイッチと空間スイッチを結ぶ配線長を考
慮する必要がなく、高速動作が可能な交換機が得られ
る。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図は
本発明の第３の実施例を示すブロック図、第４図は本発
明の第４の実施例を示すブロック図、第５図は従来技術
による交換機の構成を示すブロック図である。図において、120,140,321,323,341,343は時間スイッ
チ、150,250,340は空間スイッチ、121は通話路メモリ、
123,151,350は制御メモリ、110,130,222,320,322はマル
チプレクサ、342,344はデマルチプレクサ、111,122,12
4,131,152,252はカウンタ、100,200,210,230はフレーム
パルス発生回路、211,220,231,240,214,226,234,241は
多重回路、160,170,260,270は位相比較回路、221は位相
差発生回路、125はフレーム同期パターン多重回路、16
1,171,225,261,271はフレーム同期回路、215,235はフレ
ーム同期パターン発生回路をそれぞれ表す。

Claims

【特許請求の範囲】

【請求項１】時分割空間スイッチを使用する時分割多重
交換機において、空間スイッチの前段に接続される時分
割スイッチの出力するフレーム位置情報を発生する手段
を備え、前記空間スイッチに入力される複数のハイウェ
イの各ハイウェイにおいて、前記時分割スイッチからの
前記フレーム位置情報を基に前記ハイウェイ上の時分割
多重信号のフレーム位置を検出する手段を備え、前記空
間スイッチの動作するフレーム位置と前記ハイウェイ上
の時分割多重信号のフレーム位置の位相比較を行い、そ
の結果を制御信号として出力する手段を備え、前記時分
割スイッチは前記位相比較手段からの制御信号により出
力フレーム位置を変更する制御手段を備え、前記時分割
スイッチの出力フレーム位置を空間スイッチの動作する
フレーム位置に一致させるようにフィードバック制御す
ることを特徴とする時分割交換機におけるフレーム位相
同期方式。
【請求項２】前記時分割スイッチが時間スイッチである
ことを特徴とする特許請求の範囲第１項に記載の時分割
交換機におけるフレーム位相同期方式。
【請求項３】前記時分割スイッチが低速信号を時分割多
重にする多重化スイッチであることを特徴とする特許請
求の範囲第１項に記載の時分割交換機におけるフレーム
位相同期方式。
【請求項４】前記時分割スイッチの出力するフレーム位
置情報として前記時分割スイッチの出力する時分割多重
信号と並列にフレーム位置パルスを出力し、前記時分割
多重信号のフレーム位置を示すことを特徴とする特許請
求の範囲第１項に記載の時分割交換機におけるフレーム
位相同期方式。
【請求項５】前記時分割スイッチは前記ハイウェイ上に
フレーム同期情報を多重化し、前記時分割多重信号のフ
レーム位置情報として用いることを特徴とする特許請求
の範囲第１項に記載の時分割交換機におけるフレーム位
相同期方式。