JPS6387899A

JPS6387899A - 時分割交換機におけるフレ−ム位相同期方式

Info

Publication number: JPS6387899A
Application number: JP23363286A
Authority: JP
Inventors: Shinichiro Hayano; 早野　慎一郎
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-09-30
Filing date: 1986-09-30
Publication date: 1988-04-19
Anticipated expiration: 2010-09-20
Also published as: JPH0787626B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は高速時分割通話路のフレーム位相同期方式に関
する。

（従来の技術）従来、時分割通話路としては秋山著［近代通信工学ｊ（
電気書院）３０７ページ〜３０９ページに記載のものが
知られている。第５図は従来技術を用いた時分割通話路
の構成を示すブロック図である。第５図によれば従来技
術を用いた時分割通話路は、第１．第２゜第３．第４の
入力がそれぞれ端子３０１．３０２．３０３．３０４に
接続されたマルチプレクサ３２０と、入力がマルチプレ
クサ３２０の出力に接続された時間スイッチ３２１と、
第１．第２．第３．第４の入力がそれぞれ端子３０５゜
３０６、３０７．３０８に接続されたマルチプレクサ３
２２と、入力がマルチプレクサ３２２の出力に接続され
た時間スイッチ３２３と、第１の入力が時間スイッチ３
２１の出力に、第２の入力が時間スイッチ３２３の出力
に、接続された空間スイッチ３４０と、入力が空間スイ
ッチ３４０の第１の出力に接続された時間スイッチ３４
１と、入力が時間スイッチ３４１に接続され、第１．第
２．第３゜第４の出力がそれぞれ端子３０９．３１０．
３１１．３１２に接続されたデマルチプレクサ３４２と
、入力が空間スイッチ３４０の第２の出力に接続された
時間スイッチ３４３と、入力が時間スイッチ３４１に接
続され１、第１゜第２．第３．第４の出力がそれぞれ端
子３１３．３１４．３１５゜３１６に接続されたデマル
チプレクサ３４４からなる。。

更に第５図において空間スイッチ３４０はスイッチ素子
ＳＬ　８２．８３．　ｓ４によって構成され、それぞれ
制御メモリ３５０の出力端子Ｃ１ｔ　Ｃ２＋　ｃ３．　
ｃ４によって出力される制御情報によって開閉が制御さ
れる。第５図においてマルチプレクサ３２０の端子３０
１から入力された通話信号Ｄ１を、デマルチプレクサ３
４４の端子３１３へ、マルチプレクサ３２２の端子３０
７から入力された通話信号Ｄ３をデマルチプレクサ３４
２の端子３１１へ出力する場合について説明する。

マルチプレクサ３２０は、端子３０１．３０２．３０３
．３０４から入力された通話信号をハイウェイ３５０の
タイムスロットからタイムスロット４へ順次多重化して
いく。これにより通話信号Ｄ１はタイムスロットＤへ多
重化される。時間スイッチ３２１は図示していない制御
系の制御によりハイウェイ３５０のタイムスロットＤ４
．Ｔ、多重化された通話信号Ｄ１を位相変換し、例えば
ハイウェイ３５１のタイムスロット１へ出力する。

一方マルチプレクサ３２２はマルチプレクサ３２０を同
様に端子３０７から入力された通話信号Ｄ３をハイウェ
イ３５２のタイムスロット２へ出力する。時間スイッチ
３２３は図示していない制御系の制御によりハイウェイ
３５２のタイムスロット２に多重化された通話信号Ｄ３
を位相変換し、例えばハイウェイ３５３のタイムスロッ
ト１へ出力する。一方、制御メモリ３５０は図示してい
ない制御系の制御により各タイムスロットごとに出力端
子ｃｌ、　Ｃ２＋　Ｃ３＋　ｃ４にスイッチの制御情報
を出力する。ここでスイッチを閉じる状態を１とすると
、制御メモリ３５０はタイムスロット１においてｃｌ、
　ｃ２．　ｃ３．　ｃ４に開閉情報”１００１”を出力
する。これにより空間スイッチ３４０はタイムスロット
１においてスイッチｓ１．　ｓ４を閉じ、ハイウェイ３
５１とハ・イウエイ３５６を、ハイウェイ３５３とハイ
ウェイ３５４をそれぞれ接続し、通話信号Ｄ１をハイウ
ェイ３５６へ、通話信号Ｄ３をハイウェイ３５４へ出力
する。

時間スイッチ３４１は図示していない制御系の制御によ
りハイウェイ３５４のタイムスロット１に多重化された
通話信号Ｄ３を位オ目変換し、ハイウェイ３５５のタイ
ムスロット２へ出力する。テ゛マルチプレクサ３４２は
ハイウェイ３５５のタイムスロット０からタイムスロッ
ト４に多重化された通話信号を、順次端子３０９゜３１
０、３１１．３１２へ出力する。これにより通話信号Ｄ
３は端子３１１へ出力される。

時間スイッチ３４３は図示していない制御系の制御によ
りハイウェイ３５６のタイムスロット１へ多重化された
通話信号Ｄ１を位相変換し、ハイウェイ３５７のタイム
スロット０の出力する。テ゛マルチプレクサ３４４はデ
マルチプレクサ３４２と同様にハイウェイ３５７のタイ
ムスロットに多重化された通話信号Ｄ１を端子３１３に
出力する。

（発明が解決しようとする問題点）以上説明したように従来技術を用いた時分割通話路にお
いて、空間スイッチ３４０はタイムスロツ）・ごとにス
イッチｓ１．　ｓ２．　ｓ３．　ｓ４を開閉する。した
がって空間スイッチ３４０に入力するハイウェイ３５１
゜３５３のフレーム位相は空間スイッチ３４０を開閉す
る制御信号Ｃ１＋　ｃ２．　ｃ３．　Ｃ，４のフレーム
位相に一致していなければならない。

しかしながら、信号速度が高速となり、配線による遅延
が無視できなくなった場合、ハイウェイ３５３の配線長
がハイウェイ３５１の配線長より短いとすると、時間ス
イッチ３２１と時間３２３がら同時にタイムスロット１
の通話信号Ｄ１．　Ｄ３が出力されたとしても空間スイ
ッチ３４０の入力にはｓ瓜話信号Ｄ３の方が早く到着す
る。この様な場合、通話信号Ｄ３が入力した時点では制
御メモリ３５０はまだタイムスロット０における開閉情
報を出力しており、通話信号Ｄ３は所望のハイウェイに
出力されない、したがって従来技術により高速時分割Ｔ
−８−Ｔ通話路を設計する際にはハイウェイ３５１．３
５３の配線長を等しく設計する必要があるという欠点を
有している。

以上述べたように、Ｔ−８−Ｔ型の時分割通話路におい
ては、空間スイッチの入力において各ハイウェイ並びに
制御メモリからの制御情報のフレーム位相が一致してい
なければならない。しかし、信号が高速となり、配線遅
延が無視できなくなると、複数の時間スイッチの出力と
空間スイッチの入力を結ぶ配線を等長比し、かつ制御情
報とのフレーム位相を調整しなければならず、高速に動
作する通話路を設計する際の制限要因となっていた。

本発明の目的は、上述の欠点を解消した時分割交換機に
おけるフレーム同期方式を提供することにある。

（問題点を解決する手段）本発明によれば、空間スイッチに入力される複数のハイ
ウェイの各ハイウェイにおいて、前記ハイウェイ上の時
分割多重信号のフレーム位相と、前記空間スイッチの動
作する基準フレーム位相とが一致するように前記ハイウ
ェイに接続された前段のスイッチの出力フレーム位相を
制御することを特徴とするフレーム位相同期方式が得ら
れる。

（作用）本発明では空間スイッチの入力で各ハイウェイのフレー
ム位相を検出し、空間スイッチが動作する基準フレーム
位相と一致するように、前段のスイッチの出力位相を制
御することにより、空間スイッチ入力でのフレーム位相
を合わせる。これにより、各時間スイッチと空間スイッ
チを結ぶ配線長を考慮する必要がなく、高速動作可能な
高速交換機を得ることができる。

（実施例）次に図面を参照して本発明の詳細な説明する第１図は本
発明の第１の実施例を示すブロック図である。第１図に
よれば本発明の第１の実施例は、フレームパルス発生回
路１００と、リセット入力がフレームパルス発生回路１
００の出力に接続されたカウンタ１１１と、第１．第２
．第３．第４の通話信号入力がそれぞれ端子１１２．１
１３．１１４．１１５に、制御入力がカウンタ１１１の
出力に接続されたマルチプレクサ１１０と、ライトリセ
ット入力がＷＲｌがフレームパルス発生回路１００の出
力に、入力がマルチプレクサ１１０の出力に接続された
時間スイッチ１２０と、リセット入力がフレームパルス
発生回路１００の出力に接続されたカウンタ１３１と、
第１．第２．第３．第４の通話信号入力がそれぞれ端子
１１２．１１３．１１４．１１５に、制御入力がカウン
タ１１１の出力に接続されたマルチプレクサ１３０と、
ライトリセット入力がＷＲ２がフレームパルス発生回路
１００の出力に、入力がマルチプレクサ１３０の出力に
接続された時間スイッチ１４０とリセット入力がフレー
ムパルス発生回路１００の出力に接続されたカウンタ１
５２と、アドレス入力がカウンタ１５２の出力に接続さ
れた制御メモリ１５１と、第１の入力が時間スイッチ１
２０の出力に、第２の入力が時間スイッチ１４０の出力
に、第１．第２．第３．第４の制イ卸入力がそれぞれ制
御メモリ１５１の第１．第２．第３．第４の出力Ｃｉ、
　ｃ２．　ｃ３．　ｃ４に接続され第１の出力がハイウ
ェイ１５３に、第２の出力がハイウェイ１５４に接続さ
れた空間スイッチ１５０と、一方の入力が時間スイッチ
１２０のフレーム信号出力ＦＯ１に、他方の入力がフレ
ームパルス発生回路１００の出力に接続され、出力が時
間スイッチ１２０の読み出し位相制御人力ＰＣｉに接続
された位相比較回路１６０と、一方の入力が時間スイッ
チ１４０のフレーム信号出力ＦＯ２に、他方の入力がフ
レームパルス発生回路１００の出力に接続され、出力が
時間スイッチ１４０の読み出し位相制御入力ＰＣ２に接
続された位相比較回路１７０とからなる。

さらに第１図において時間スイッチ１２０はリセット入
力がフレームパルス発生回路１００の出力に接続された
カウンタ１２２と、タロックインヒビット入力が位相比
較回路１′６０の制御出力に接続され、リプルキャリイ
出力が位相比較回路１６０の一方の入力に接続されたカ
ウンタ１２４と、アドレス入力がカウンタ１２４の出力
に接続された制御メモリ１２３と、ハイウェイ信号入力
がマルチプレクサ１１０の出力に、ライトアドレス入力
がカウンタ１２２の出力に、リードアドレス入力が制御
メモリ１２３の出力に接続され、出力が空間スイッチ１
５０の第１の入力に接続された時間スイッチメモリ１２
０からなる。また、時間スイッチ１４０も時間スイッチ
１２０と同様に溝成されている。第１図においてマルチ
プレクサ１１０の端子１１２から入力された通話信号Ｄ
１をハイウェイ１０２のタイムスロット１、マルチプレ
クサ１３０の端子１３３から入力された通話信号Ｄ３を
ハイウェイ１４０のタイムスロット１へ出力する場合に
ついて説明する。ここで図示していない制御系は制御卸
メモリ１２３のアドレス＃１に０″を書き込み、制御メ
モリ１５１のアドレス＃１に２進数で１００１を書き込
む。フレームパルス発生回路１００は周期Ｔでフレーム
パルスを出力する。カウンタ１１１はフレームパルス発
生回路１００が出力するフレームパルスによりリセット
されており、マルチプレクサ１１０はこのカウンタ１１
１の出力に応じて端子１１２から入力されたデータＤ１
をタイムスロット０に多重化しハイウェイ１０１に出力
する。カウンタ１２２はフレームパルス発生回路１００
の出力するフレームパルスによって周期Ｔでリセットさ
れている。時間スイッチメモリ１２１はカウンタ１２２
の出力に応じてライトアドレスにハイウェイ１０１に多
重化された通話信号を記憶する。これにより通話信号Ｄ
１はアドレスＤ（こＪ己十をされる。市すイ卸メモリ１
２３はカウンタ１２４の出力に応じたアドレスに記憶し
た内容を順次出力する。これによりタイムスロット１に
おいてアドレスＯが出力される。時間スイッチメモリ１
２１は制御メモリ１２３が出力するリードアドレスに（
尼って、記憶されたに内容を７１ｒｊ次出力する。これ
によりタイムスロット１ではアドレス０に記憶された通
話信号Ｄ１がハイウェイ１０２に出力される。また端子
１３３から人力された通話信号Ｄ３も同様にマルチプレ
クサ１３０によってハイウェイ１０３のタイムスロット
２に多重化された通話信号Ｄ１をハイウェイ１０４のタ
イムスロット２に多重化された通話信号Ｄ１をハイウェ
イ１０４のタイムスロット１に出力する。ここで時間ス
イッチ１２０はハイウェイ１０２のタイムスロット０を
示すフレーム信号１０３を出力し、ハイウェイ１０２に
そって並走させる。フレーム信号１０３とフレームパル
ス発生回路１００から出力される基準パルスより２タイ
ムスロツトだけ進んでいたとすると、位相比較回路１６
０はパルス位置の不一致を検出し、制御信号を出力する
。カウンタ１２４は、クロックインヒピット入力に制御
信号が入力されるとカウントアツプを１クロック分停止
する。したがってカウンタ１２４のすブルキャリイ出力
とハイウェイ１０２のタイムスロットが１クロック分遅
れ、フレーム位相が１タイムスロット分遅くなる。した
がって今度はフレーム信号１０３のパルスがフレームパ
ルス発生回路１００からの基準パルスより１タイムスロ
ットだけ進んでいることとなる。この場合、もう−度前
述の動作を行うことにより位相比較回路１６０に入力さ
れる２つのパルス位置は一致する。

それにより位相比較回路１６０は制御信号の出力を停止
し、その状態を保持する。位相比較回路１７０と時間ス
イッチ１４０も同様に動作し、位相比較回路１７０はカ
ウンタ１２４が出力するパルスとフレームパルス発生回
路１００が出力する基準パルスの位置を一致させる。し
たがってハイウェイ１０２．１０４のタイムスロットの
位置がフレームパルス発生回路２００の出力する基準パ
ルスの位置と一致する。位相比較回路１６０はこのフレ
ーム信号１０３とフレームパルス発生回路１００から出
力される基端パルスとの位相を比較し、不一致を検出す
ると不一致検出信号を出力する。この不一致検出信号は
カウンタ１２４のタロツクを間引きこれによりフレーム
信号１０３の位相を遅らせる。この不一致検出信号は位
相比較回路１６０に入力される２つのパルスの位相が一
致するまで出力され続ける。位相比較回路１７０と時間
スイッチ１４０も同様に動作し、これにより空間スイッ
チ１５０の入力においてハイウェイ１０２．１０４のタ
イムスロット０の位置がフレームパルス発生回路２００
の出力する基準パルスの位相と一致する。

一方カウンタ１５２はフレームパルス発生回路１００が
出カスるフレームパルスによりリセットされており、制
御メモリ１５１はカウンタ１５２が出力するアドレスに
応じてメモリの内容を出力する。

これにより空間スイッチ１５０の入力において制御卸メ
モリ１５１のアドレス＃０の出力位相と２つのハイウェ
イ１０２．１０４のタイムスロット０″′の位相を一致
することができる。以上説明したように本発明の第１の
実施例においては、ハイウェイ１０２．１０４の配線長
によらずハイウェイ１０２．１０４のフレーム位相を空
間スイッチ１５０の動作フレーム位相に一致させること
ができる。第２図は本発明の第２の実施例を示すプロ、
ツク図である。第２図において第１図と同一の番号を付
したものは第１図と同一の構成要素を示す。さらに第２
図に示す時間スイッチ１２６には入力が通話路メモリ１
２１の出力に、位相指定入力がカウンタ１２４のリブル
キャリイ出力に接続され、出力が空間スイッチ１５０の
第１の入力に接続されたフレーム同期パターン多重回路
１２５が設けられており、時間スイッチ１４１も同様に
構成されている。また第２図には入力がフレーム同期パ
ターン多重回路１２５の出力に接続され、出力が位相比
較回路１６０の一方の入力に接続されたフレーム同期回
路１６１と、入力が時間スイッチ１４１の出力に接続さ
れ、出力が位相比較回路１７０の一方の入力に接続され
たフレーム同期回路１７１が設けられている。第２図に
よれ一？１第１図と同様に、通話信号Ｄ１はタイムスロ
ット１において通話路メモリ１２１から読み出される。

ここで、フレーム同期パターン多重回路１２５は位相指
定入力に入力するパルスに応じてタイムスロット０にフ
レーム同期パターンＦを多重化しハイウェイ１０２に出
力する。フレーム同期回路１６１はハイウェイ１０２に
多重化されたフレーム同期パターンＦを検出し、タイム
スロット０においてパルスを出力する。時間スイッチ１
４１、フレーム同期回路１７１も同様に動作する。位相
比較回路１６０．１７０は第１回と同様に動作し、これ
により空間スイッチ１５０の入力において制御メモリ１
５１のアドレス＃０の出力位相と２つのハイウェイ１０
２．１０４のタイムスロットＤ″の位相が一致する。

以上説明したように本発明の第２の実施例においてはハ
イウェイ１０２．１０４の配線長によらずハイウェイ１
０２．１０４のフレーム位相を空間スイッチ１５０の動
作フレーム位相に一致させることができる上、フレーム
信号をハイウェイ１０２．１０４と並走させて配線する
必要がなく高速動作に適した時分割交換器が得られる。

第３図は本発明の第３の実施例を示すブロック図である
。第３図によれば、本発明の第３の実施例は、フレーム
パルス発生回路２１０と、信号入力が接地され、基準位
相入力がフレームパルス発生回路２１０の出力に、通話
信号入力が端子２１２に、制御入力が端子２１３に接続
された多重回路２１１と、信号入力が多重回路２１１の
出力に、基準位相入力がフレームパルス発生回路２１０
の出力に、通話信号入力が端子２２３に、制御入力が端
子２２４に接続された多重回路２２０と、フレームパル
ス発生回路２３０と信号入力が接地され、基準位相入力
がフレームパルス発生回路２３０の出力に、通話信号入
力が端子２３２に、制御入力が端子２３３に接続された
多重回路２３１と、信号入力が多重回路２３１の出力に
、基準位相入力がフレームパルス発生回路２３０の出力
に、通話信号入力が端子２４１に、制御入力が端子２４
２に接続された多重回路２４０とフレームパルス発生回
路。

２００と、リセット入力がフレームパルス発生回路２０
０の出力に接続されたカウンタ２５２と、アドレス入力
がカウンタ２５２の出力に接続された制御メモリ２５１
と、第１の入力が多重回路２２２の多重信号出力に、第
２の入力が多重回路２４０の多重信号出力に、第１．第
２．第３．第４の制御入力がそれぞれ制御メモリ２５１
の第１．第２．第３．第４の出力Ｃ１，Ｃ２，Ｃ３，Ｃ
４に接続され、第１の出力がハイウェイ２５３に、第２
の出力がハイウェイ２５４に接続された空間スイッチ２
５０と、一方の入力がフレームパルス発生口路２１０の
出力に、他方の入力がフレームパルス発生回路２００の
出力に接続され、制御出力がフレームパルス発生回路２
１０の位相制御入力に接続された位相比較回路２６０と
、一方の入力がフレームパルス発生回路２３０の出力に
、他方の入力がフレームパルス発生回路２００の出力に
接続され、制御出力がフレームパルス発生回路２３０の
位相制御入力に接続された位相比較回路２７０とからな
る。さらに多重回路２２０は基準位相入力がフレームパ
ルス発生回路２１０の出力に接続された位相発生回路２
２１と、一方の入力が多重回路２１１の出力に、他方の
入力が端子２２３に、制御入力が位相差発生回路２２１
の出力に接続され、出力が空間スイッチ２５０の一方の
入力に接続されたマルチプレクサ２２２とからなる。ま
た多重回路２１１．２３１゜２４０も多重回路２２０と
同様に構成されている。

第３図においてフレームパルス発生回路２１０゜２３０
はフレームパルス発生回路２００と同様に交換機内の同
一クロックで動作しているものとする。第３図において
多重回路２２０の端子２２３から入力された通話信号Ｄ
１をハイウェイ２０２のタイムスロット１へ、多重回路
２３１の端子２３２から入力された通話信号Ｄ３をハイ
ウェイ２０４のタイムスロット１へ出力する場合につい
て説明する。

ここで図示していない制御系は多重回路２２０の端子２
２４へ位相差情報として１″を出力し、多重回路２３１
の端子２３３へ位相差情報として１″を出力する。

フレームパルス発生回路２１０は周期Ｔで基準パルス２
０６を出力する。多重回路２２０の位相差発生回路２２
１は基準パルス２０６から位相差情報分、すなわち１タ
イムスロツト遅れた位置にパルスを出力する。

マルチプレクサ２２２は位相差発生回路２２１が出力す
るパルスにより、端子２２３から入力された通話信号Ｄ
１がハイウェイ２０２のタイムスロット１に多重化する
。またフレームパルス発生回路２３０も周期Ｔでフレー
ムパルスを出力する。多重回路２３１は多重回路２２３
を同様にハイウェイ２０６のタイムスロット１へ通話信
号Ｄ３を多重化する。フレームパルス発生回路２１０か
ら出力されたフレーム信号２０３はハイウェイ２０２と
並走して伝送される。位相比較回路２６０はフレーム信
号２０３とフレーム発生回路２００から出力される基準
パルス２０６との位相を比較し、不一致を検出すると不
一致検出信号を出力する。フレームパルス発生回路２１
０は不一致検出信号が入力されるとフレーム信号２０３
の出力位相を遅らせる。位相比較回路２６０は、入力さ
れる２つのパルスの位相が一致するまで不一致検出信号
を出力する。位相比較回路２７０とフレームパルス発生
回路２３０も同様に動作し、位相比較回路２７０はフレ
ームパルス発生回路２３０が出力するパルスと基準パル
ス２０６の位相を一致さ垂る。このようにして空間スイ
ッチ２５０の入力においてハイウェイ２０２、ハイウェ
イ２０４のタイムスロット０の位相とフレームパルス発
生回路２００の出力する基準パルス２０６の位相とを一
致させることができる。

一方カウンタ２５２はフレームパルス発生回路２００が
出力するフレームパルスによりリセットされており、制
御メモリ２５１はカウンタ２５２が出力するアドレスに
応じてメモリの内容を出力する。これにより空間スイッ
チ２５０の入力において制御メモリ２５１のアドレス＃
Ｏの出力位相と２つのハイウェイ２０２、２０４のタイ
ムスロット０′”の位相を一致させることができる。

以上説明したように本発明の第３の実施例においてはハ
イウェイ２０２．２０４の配線長によらずハイウェイ２
０２．２０４のフレーム位相を空間スイッチ２５０の動
作フレーム位相に一致させることができる。

第４図は本発明の第４の実施例を示すブロック図である
。第４図において第３図と同一の番号を付したものは第
３図と同一の構成要素を示す。さらに第４図では、位相
制御入力が位相比較回路２６０の出力に接続され、出力
がハイウェイ２０２に接続されたフレーム同期パターン
発生回路２１５と、ハイウェイ２０２により継続接続さ
れた多重回路２１４．２２６と、入力が多重回路２２６
の出力に接続され、出力が位相比較回路２６０の入力に
接続されたフレーム同期回路２６１と、位相制御入力が
位相比較回路２７０の出力に接続され、出力がハイウェ
イ２０４に接続されたフレーム同期パターン発生回路２
３５と、ハイウェイ２０４により継続接続された多重回
路２３４．２４１と、入力が多重回路２４１の出力に接
続され、出力が位相比較回路２７０の入力に接続された
フレーム同期回路２７１とが設けられている。

さらに第４図に示す多重回路２２６には、入力が多重回
路２１４の出力に接続され、出力が位相差発生回路２２
１の基準位相入力に接続されたフレーム同期回路２２５
が設けられている。また多重回路２１４．２４１も多重
回路２２６と同様に構成されている。

第４図によれば、フレーム同期パターン発生回路はフレ
ーム同期パターンＦをハイウェイ２０２に出力する。こ
こで多重回路２２６のフレーム同期回路２２５はハイウ
ェイ２０２に出力されたフレーム同期パターンＦによっ
てフレーム同期をとりつつフレーム同期パルスの位置で
基準位相パルスを出力する位相差発生回路２２１、マル
チプレクサ２２２は第３図の場合と間柱に動作し、端子
２２３に加えられた通話信号Ｄ１をハイウェイ２０２の
タイムスロット１へ多重化する。フレーム同期回路２６
１はハイウェイ２０２に出力された同期パターンＦを検
出しつつ、タイムスロットＯにおいてパルスを出力する
。さらに位相比較回路２６０は第３図と同様に動作する
。多重回路２３４、フレーム同期回路２７１、位相比較
回路２７０も同様に動作し、これにより空間スイッチ２
５０の入力において制御メモリ２５１のアドレス＃０の
出力位相と２つのハイウェイ１０２．１０４のタイムス
ロット０パの位相が一致する。

以上説明したように本発明の第４の実施例においてはハ
イウェイ２０２．２０４の配線長によらずハイウェイ２
０２．２０４のフレーム位相を空間スイッチ２５０の動
作フレーム位相に一致させることができる上、フレーム
信号をハイウェイ２０２．２０４と並走させて配線する
必要がなく、高速動作可能な時分割交換機が得られる。

（発明の効果）以上述べたように、本発明によれば時分割通話路を設計
する際に時間スイッチと空間スイッチを結ぶ配線長を考
慮する必要がなく、高速動作が可能な交換機が得られる
。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図は
本発明の第３の実施例を示すブロック図、第４図は本発
明の第４の実力世例を示すブロック図、第５図は従来技
術による交換機の構成を示すブロック図である。図において、１２０．１４０．３２１．３２３．３４１
．３４３は時間スイッチ、１５０．２５０．３４０は空
間スイッチ、１２１は通話路メモリ、１２３．１５１．
３５０は制御メモリ、１１０．１３０゜２２２、３２０
．３２２は÷ルチプレクサ、３４２．３４４はデマルチ
プレクサ、１１１．１２２．１２４．１３１．１５２．
２５２はカウンタ、１００．２００．２１０．２３０は
フレームパルス発生回路、２１１、２２０．２３１．２
４０．２１４．２２６．２３４．２４１は多重回路、１
６０、１７０．２６０．２７０は位相比較回路、２２１
は位相差発生回路、１２５はフレーム同期パターン多重
回路、１６１、１７１．２２５．２６１．２７１はフレ
ーム同期回路、２１５゜２３５はフレーム同期パターン
発生回路をそれぞれ表す。 −ｗ−ｗ−−−；舅−６ −−−−−Ｆ−６６−品

Claims

【特許請求の範囲】

（１）空間スイッチに入力される複数のハイウェイの各
ハイウェイにおいて、前記ハイウェイ上の時分割多重信
号のフレーム位相と、前記空間スイッチの動作する基準
フレーム位相とが一致するように前記ハイウェイに接続
された前段のスイッチの出力フレーム位相を制御するこ
とを特徴とするフレーム位相同期方式。
（２）前記前段のスイッチが時間スイッチであることを
特徴とする特許請求の範囲第１項に記載のフレーム位相
同期方式。
（３）前記前段のスイッチが多重化スイッチであること
を特徴とする特許請求の範囲第１項に記載のフレーム位
相同期方式。
（４）前記前段のスイッチは前記時分割多重信号と並列
にフレーム位相情報を出力し、前記時分割多重信号のフ
レーム位相を示すことを特徴とする特許請求の範囲第１
項に記載のフレーム位相同期方式。
（５）前記前段のスイッチは前記ハイウェイ上にフレー
ム同期情報を多重化し、前記時分割多重信号のフレーム
位相を示す情報として用いることを特徴とする特許請求
の範囲第１項に記載のフレーム位相同期方式。