JPH0322730A - 分散／集中配置変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 伝送路上の分散配置の信号を集中配置に変換するための
変換回路に関し、 受信側と送信側を１つの回路で構戒することが出来る分
散／集中配置変換回路を提供することを目的とし、 第１／第２のセレクタの切替えを第１のクロック発生回
路で発生するクロック周波数で処理し、第１／第２のメ
モリに対する受信側及び送信側伝送信号の書込み／読出
し処理タイ旦ングを第１のクロック発生回路から出力す
る信号の１フレームの１／２のクロック周波数で処理す
るように構威する。

〔産業上の利用分野〕

本発明は、伝送路上の分散配置の信号を集中配置に変換
するための変換回路に関する。

伝送システムの同Ｍ網における２次群（例えば６．３Ｍ
ｂ／ｓ）伝送路信号は、ｌフレームを所定グループ（こ
れをハンドリンググループと称し、以下ＨＧで略称する
）分散で伝送するのが一般的である。

このＨＧ分敗配置で伝送されて来る伝送信号を伝送端局
装置にあっては、各種信号の回路設定を容易に行うため
に中央処理部においてＨＧ集中配置で処理を行うように
するために、２次群のインタフェース部に分散／集中配
置変換回路を具備させている。

これら分散／集中配置変換回路は受信側と送信側に全く
同一回路構威として具備されているが、装置の小型化に
伴いより簡単な回路構成が望まれるようになった。

〔従来の技術〕

第４図は伝送端局装置と伝送路上の信号状況を説明する
図、第５図は分散／集中配置変換回路の従来例を説明す
る図をそれぞれ示す。

第４図（Ａ）は同期網を形或する２次群伝送路（ａ）（
６．３Ｍｂ／ｓで信号を伝送する）と伝送端局装置１（
８Ｍｂ／ｓで信号等の各種処理がなされるものとする）
との接続状況を示し、第４図（Ｂ）は伝送路（ａ）上の
１フレームの信号の構戒状況、第４図（Ｃ）は伝送端局
装置１内における１フレームの信号の構威状況をそれぞ
れ示す。

同期網を形戒する２次群伝送路（ａ）上の信号は、第４
図（Ｂ）に示すようにＨＧ分散配置（例えばＨＧＩを各
フレーム毎に分散して配置する）で伝送され、伝送端局
装置ｌ内では図示省略した装置内中央処理部で各種信号
の回線設定を容易に行うために第４図（Ｃ）に示すよう
にＨＧ集中配置（例えば各フレーム毎のＨＧＩを連続し
て配置する）に変換している。

このＨＧの分散／集中変換は伝送端局装置１内インタフ
ェース部（以下ＩＦと称する）１１で行われ、この変換
回路はＩＦＩＩの一部として構威されている。

第５図は上述のＩＦＩＩの一部である分散／集中配置変
換回路をなす受信側回路１１ａと送信側回路１ｌｂの構
成の従来例を示し、受信側回路１１ａと送信側回路１ｌ
ｂは全く同一の構或をなし伝送端局装置１へ信号を受信
する場合を称し、送信側とは伝送端局装置１から伝送路
（ａ）へ信号を送出する場合を称している。

第５図に示すＩＦＩＩ内受信側回路１１ａの構成は、入
力する８ＭＨｚの信号（又はＤＡＴＡ）を書込み／読出
し可能な第１／第２のメモリ（ＲＡＭ）１３　（１）ａ
，１３　（２）ａへ信号を１フレーム毎に交互に送り込
むための入力ゲート回路１２　（１）ａ，１２　（２）
ａと、 一方が信号書込み（Ｗ）をしている場合他方は信号読出
し（Ｒ）を行うように交互に書込み（Ｗ）と読出し（Ｒ
）を行う第１／第２のメモリ（ＲＡＭ）１３　　（１）
ａ，１３　　（２）ａと、第１／第２のメモリ（ＲＡＭ
）ｌ　３　（１）ａ，１３　（２）ａから読出した信号
を図示省略した例えば信号処理部へ送出するための第１
／第２の出力ゲート回路１４　（１）ａ，１４　（２）
ａと、図示省略したアドレス発生回路からの書込みアド
レスを第１／第２のメモリ（ＲＡＭ）１　３　（１）ａ
，１３　（２）ａへ送出する第１／第２の書込みアドレ
スゲート回路１５　（１）ａ，１５　（２）ａと、 同じく図示省略したアドレス発生回路からの読出しアド
レスを第１／第２のメモリ　（ＲＡＭ）１３　（１）ａ
，１３　（２）ａへ送出する第１／第２の読出しアドレ
スゲート回路１６　（１）ａ，１６（２）ａとを具備し
ている。

送信側回路１ｌｂは符号ａの代わりに符号ｂを付加した
もので構威し、その構或動作は符号ａを付加したものと
全く同一であり、しかもその動作も同一である。

以下第４図．第５図を用いて動作を説明する。

例えば、受信側回路１１ａで８ＭＨｚの周波数で入力す
る伝送信号を４ＫＨｚのフレーム切替信号で第１の入力
ゲート回路１２　（１）ａを開き、入力する伝送信号を
第１のメモリ（ＲＡＭ）１３（１）ａに送り込む。

そして、この人力信号を第１の書込みアドレスゲート回
路１５　（１）ａを開き書込む間、他方の第２のメモリ
（ＲＡＭ）１　３　（２）ａは第２の読出しアドレスゲ
ート回路１６　（２）ａを開き、第２のメモリ（ＲＡＭ
）１３　（２）ａから信号を読出し第２の出力ゲート回
路１４　（２）ａを介して出力する． そして、次のフレームには第２のメモリ（ＲＡＭ）１３
　（２）ａ”入力信号を書込み（Ｗ）、第１のメモリ（
ＲＡＭ）１　３　（１）ａから信号を読出す（Ｒ）。こ
の時対応するゲート回路がそれぞれ開かれる。

尚、送信側回路１ｌｂも上述と同様な手順で伝送端局装
置ｌから伝送路（ａ）へ送出する信号が処理されること
になる。

〔発明が解決しようとする課題〕

第５図で説明した従来例のＩＦＩＩは、受信側回路１１
ａと送信側回路１ｌｂとにそれぞれ同一構成の分散／集
中配置変換回路を構成しているため、回路規模を一定以
上に小型化することが出来なく、これが伝送端局装置１
を小型化する上で１つのネックとなっている。

本発明は、受信側と送信側を１つの回路で構成すること
が出来る分散／集中配置変換回路を提供することを目的
とする。

［課題を解決するための手段〕 第１図は本発明における分敗／集中配置変換回路の原理
を説明する図を示す。

第１図に示す分散／集中配置変換回路１１Ｅは受信側及
び送信側を人力ゲート１２と、第１／第２のメモリ１３
．１４と、出力ゲート１５と、第１〜第４のセレクタ１
６〜ｌ９とで構成し、上述の分散／集中配置変換回路１
１Ｂの他に第１／第２のクロック発生回路２，３を具備
して伝送端局装置のインタフェース部１工を構成してい
る。

尚、上述の第１／第２のセレクタ１６．１７は、受信側
と送信側を１単位データ内で切替えて書込み／読出し両
方向において処理するために、受信側と送信側のアドレ
スの選択を行うものであり、第３７第４のセレクタ１８
．１９は、第１／第２のメモリ１３．１４の書込みアド
レスと読出しアドレスを１フレーム毎に切替える物であ
り、第１のクロック発生回路２は、ある周波数ｆ．を有
する伝送路信号に基づき伝送信号のフレームを切り替え
るための１フレームの１／２のクロック周波数と、第１
／第２のセレクタ１６．１７の切替えを行うためのクロ
ックｆ０を生成するものであり、 第２のクロック発生回路３は、第１／第２のセレクタ１
６．１７の切替えを行うためのクロックｆ０の２倍の周
波数を有するクロック２ｆａを発生するものであり、 第１／第２のメモリ１３．１４に対する受信側及び送信
側の伝送路信号の読み出し／書き込み処理タイミングを
第２のクロック発生回路３から出力する第１／第２のセ
レクタ１６．１７の切替えタイミングの２倍の周波数２
ｆ．で処理するように構或することにより、本課題を解
決するための手段とする。

〔作　用〕

第１／第２のメモリ１３．１４の動作クロックを伝送路
信号の周波数ｆ０の２倍のクロック周波数２ｆ．にする
ことにより、伝送路信号の１単位データ内で受信側／送
信側の書込み処理及び受信側／送信側の読出し処理を行
うことにより、１つの回路構成で受信側回路，送信側回
路を構成することが可能となる。

〔実施例〕

以下本発明の要旨を第２図，第３図に示す実施例により
具体的に説明する。

第２図は本発明における分散／集中配置変換回路の実施
例を説明する図、第３図は本発明における分敗／集中配
置変換回路の信号処理状況を説明する図をそれぞれ示す
。尚、全図を通して同一符号は同一対象物を示す。

第２図に示す本発明の分散／集中配置変換回路１１Ｃは
、伝送端局装置１が伝送路（ａ）から人力する信号を受
信する受信側回路と、伝送路（ａ）へ伝送端局装置１か
ら信号を送信する送信側回路とを１つの回路構或でなし
ているものであり、第１図で説明した入力ゲート１２と
して、第１／第２のメモリ１３．１４に対応した第Ｉ／
第２の人力ゲート回路１２　（１）ｃ，１２　（２）ｃ
、第１／第２のメモリ１３．１４として、書込み／読出
しが可能で伝送信号の周波数ｆ。の２倍の周波数２ｆ．
でも動作可能な第１／第２のメモリ（ＲＡＭ）　１　３
　ｃ，　　１　４　ｃ、出力ゲート１５として、第１／
第２のメモリ（ＲＡＭ）１　３　ｃ，１　４　ｃに対応
した第１７第２の出力ゲート回路１５　（１）ｃ，１５
　（２）ｃ、第１／第２のセレクタ１６．１７として、
書込みアドレスを選択する書込みアドレスセレクタ回路
１６ｃと、読出しアドレスを選択する読出しアドレスセ
レクタ回路１７ｃ， 第３／第４のセレクタ１８．１９として、第１／第２の
書込みアドレスゲート回路１８　（１）ｃ，１Ｂ（２）
ｃ及び第１／第２の読出しアドレスゲート回路１９　（
１）ｃ．１９　（２）ｃとから構成した例である。

尚、第１／第２の書込みアドレスゲート回路１Ｂ　（１
）ｃ，１８　（２）ｃ、第１／第２の読出しアドレスゲ
ート回路１９　（１）ｃ，１９　（２）ｃは、書込みア
ドレスセレクタ回路１６ｃと、読出しアドレスセレクタ
回路１７ｃとを第１／第２のメモリ（ＲＡＭ）１　３　
ｃ，１　４　ｃにそれぞれ対応させるためのものである
。

又、ＩＦＩＩには上述の分敗／集中配置変換回路１１Ｃ
の他に、入力する信号の周波数ｆ０を基にして書込みア
ドレスセレクタ回路１６ｃと読出しアドレスセレクタ回
路１７ｃの切替用クロ・ノクと、伝送信号のフレーム切
替用クロック（ｌフレームの１／２のクロック周波数）
とを生或する第１のクロック発生回路２と、 入力する伝送信号の周波数ｆ，の２倍の周波数２ｆ．を
有するクロックを発生し、第１／第２のメモリ（ＲＡＭ
）ｌ　３　ｃ，ｌ　４　ｃの動作クロックとする第２の
クロック発生回路３とを具備している。

第３図は上述の分散／集中配置変換回路１１Ｃの信号処
理状況を示すもので、第３図（１）が伝送路信号（又は
データ）の情報位置を、第３図（２）が第１のメモリ（
ＲＡＭ）１３ｃの書込み／読出しタイξングを、第３図
（３）が第１のメモリ（ＲＡＭ）１３ｃの受信側／送信
側の動作タイミングを、第３図（４）が第２のメモリ（
ＲＡＭ）１　４　ｃの書込み／読出しタイミングを、第
３図（５）が第２のメモリ（ＲＡＭ）１　４　ｃの受信
側／送信側の動作タイミングをそれぞれ示す。

以下本発明の実施例の動作を第２図，第３図を用いて説
明する。

第１／第２の人力ゲート回路１２　（１）ｃ，１２　（
２）ｃには、伝送路（ａ）から受信されるもので分散配
置されている受信信号と、分敗／集中配置変換回路１１
Ｃで集中配置したものを分散配置して伝送路（ａ）に送
信するための送信信号とが入出力する。

この第１／第２の人力ゲート回路１２　（１）ｃ，１２
　（２）ｃの開閉は、交互に伝送信号のフレーム切替タ
イξング（１フレームの１／２のクロック周波数）で行
われる。尚、この状況は第３図（２），（４）に書込み
／読出しとして示している。

一方、人力する信号を第１７第２のメモリ（ＲＡＭ）　
１　３　ｃ，　　１　４　ｃに対して書込むための受信
側書込みアドレスは、第１／第２の書込みアドレ７ スセレクタ回路１６牟キ＊ｃ，ｌ，Ｆ←Ｕｃが入力信号
と同一の周波数ｆ０のクロックで選択される。

そして、第１又は第２の書込みアドレスゲート回路１８
　（１）ｃ，１８　（２）ｃにてこれを伝送信号のフレ
ーム切替用クロック（ｌフレームのｌ／２のクロック周
波数）のタイミングで選択し、第１又は第２のメモリ（
ＲＡＭ）　１　３　ｃ，　　１　４　ｃへ送り込む。

一方、第１／第２のメモリ（ＲＡＭ）１　３　ｃ，１４
ｃから書込み済の伝送信号を読出すための受信側読出し
アドレスも入力信号と同一の周波数ｆ。のクロックで選
択され、第１又は第２の読出しアドレスゲート回路１９
　（１）ｃ．１９　（２）ｃにて選択し、第１又は第２
のメモリ（ＲＡＭ）１３ｃ．１４ｃへ送り込む。

この受信側書込みアドレスと受信側読出しアドレスで第
１７第２のメモリ（ＲＡＭ）１３ｃ．１４ｃを入力信号
の周波数１０の２倍の周波数２ｆ。を有するクロックで
信号の書込み／読出しを処理する。

従って、例えば書込み／読出しを行うデータ１単位中に
１つの第１又は第２のメモリ（ＲＡＭ）１３ｃ．１４ｃ
に対し、受信側／送信側に対する処理が行われることに
なる。

尚、読出し／書込みアドレスは伝送端局装置１内の図示
省略したアドレス発生回路で作成し出力させたものを使
用する。

以上のような処理にて分散／集中配置変換回路１１Ｃの
受信側回路と送信側回路とを１つの回路で構成すること
が可能となる。

〔発明の効果〕

以上のような本発明によれば、簡易な回路構成を有する
分散／集中配置変換回路を提供することが出来る。

【図面の簡単な説明】

第１図は本発明における分散／集中配置変換回路の原理
を説明する図、 第２図は本発明における分散／集中配置変換回路の実施
例を説明する図、 第３図は本発明における分散／集中配置変換回路の信号
処理状況を説明する図、 第４図は伝送端局装置と伝送路上の信号状況を説明する
図、 第５図は分散／集中配置変換回路の従来例を説明する図
、 をそれぞれ示す。 図において、 ■は伝送端局装置、 ２は第１のクロック発生回路、 ３は第２のクロック発生回路、 １１はＩＦ、　　　　　　ｌｌａは受信側回路、１ｌｂ
は送信側回路、 １１Ｃ，ＩＩＥは分散／集中配置変換回路、１２は入力
ゲート、 １２（１）ａ．１２（１）　ｃは第１の入力ゲート回路
、１２（２）ａ，１２（２）　ｃは第２の入力ゲート回
路、ｌ３は第１のメモリ、　　　１４は第２のメモリ、
１３（１）ａ．１３ｃは第１のメモリ　（ＲＡＭ）、１
３（２）ａ，　１４ｃは第２のメモリ（ＲＡＭ）、１４
（１）ａ，　１５（１）ｃは第１の出力ゲート回路、１
４（２）ａ，１５（２）ｃは第２の出力ゲート回路、１
５は出力ゲート、 １５（１）ａ，　１８（１）ｃは第１の書込みアドレス
ゲート回路、 １５（２）ａ．　１８（２）ｃは第２の書込みアドレス
ゲート回路、 １６（１）ａ，　１９（１）ｃは第１の読出しアドレス
ゲート回路、 ２ １６（２）ａ，１９（Ｊ’）ｃは第２の読出しアドレス
ゲート回路、 １６は第１のセレクタ、　　１７は第２のセレクタ、１
６ｃは書込みアドレスセレクタ回路、１７ｃは読出しア
ドレスセレクタ回路、１８は第３のセレクタ、　　ｌ９
は第４のセレクタ、をそれぞれ示す。 第１図

Claims (1)

1. 【特許請求の範囲】 伝送端局装置の送信側と受信側を多重化して１フレーム
   長の伝送信号の処理グループを分散して配置し伝送され
   て来るものを集中配置に変換するための分散／集中配置
   変換回路であって、 一方に伝送路信号書込みを行っている場合他方は伝送路
   信号読出しを行う第１／第２のメモリ（１３、１４）の
   受信側書込みアドレスと送信側書込みアドレスを前記伝
   送信号の伝送速度に応じて選択する第１のセレクタ（１
   ６）と、 前記第１／第２のメモリ（１３、１４）の受信側読出し
   アドレスと送信側読出しアドレスを同じく前記伝送信号
   の伝送速度に応じて選択する第２のセレクタ（１７）と
   、 前記第１のメモリ（１３）の書込みアドレスと読出しア
   ドレスを１フレーム毎に切替える第３のセレクタ（１８
   ）と、 前記第２のメモリ（１４）の書込みアドレスと読出しア
   ドレスを１フレーム毎に切替える第４のセレクタ（１９
   ）と、 ある周波数（ｆ＿０）速度で伝送される前記伝送信号に
   基づき受信側信号及び送信側信号の入出力をゲーティン
   グする入力ゲート（１２）と出力ゲート（１５）及び前
   記第３／第４のセレクタ（１８、１９）の前記伝送信号
   のフレーム毎の切替えを行うための１フレームの１／２
   の周波数と、前記第１／第２のセレクタ（１６、１７）
   の切替えを行うためのクロック（ｆ＿０）を生成する第
   １のクロック発生回路（２）と、 前記第１／第２のセレクタ（１６、１７）の切替えを行
   うためのクロック（ｆ＿０）の２倍の周波数を有するク
   ロック（２ｆ＿０）を発生する第２のクロック発生回路
   （３）とを設け、 前記第１／第２のセレクタ（１６、１７）の切替えを前
   記第１のクロック発生回路（２）で発生するクロック周
   波数（ｆ＿０）で処理し、前記第１／第２のメモリ（１
   ３、１４）に対する受信側及び送信側伝送信号の書込み
   ／読出し処理タイミングを前記第１のクロック発生回路
   （２）から出力する１フレームの１／２のクロック周波
   数で処理することを特徴とする分散／集中配置変換回路
   。