KR100210780B1

KR100210780B1 - 프로세서와 디바이스간의 타임 슬롯 스위치의 데이터 정합회로

Info

Publication number: KR100210780B1
Application number: KR1019960024061A
Authority: KR
Inventors: 김주용
Original assignee: 유기범; 대우통신주식회사
Priority date: 1996-06-26
Filing date: 1996-06-26
Publication date: 1999-07-15
Also published as: KR980007175A

Abstract

본 발명은 전전자 교환기에서 소정 시간 차를 두고 선택 신호(CSEL0-CSEL15)를 각각 출력하고, 상기 선택 신호(CSEL0-CSEL15)에 동기되어 데이터(RxD0-RxD15)를 출력하는 디바이스들의 상기 데이터(RxD0-RxD15)를 프로세서(2)에 송신하는 장치에 관한 것으로서, 선택 신호(CSEL0-CSEL15)를 소정 클럭(TCLK)에 동기되어 지연 출력하는 디바이스들과 동일 개수의 D 플립플롭(D0-D15)들과; D 플립플롭(D1-D15)의 출력을 반전 출력하는 인버터(I0-I14)와; 인버터(I0-I14)들중 상위 인버터(I0-I13)들의 출력과, D 플립플롭(D1-D15)들중 하나의 대응 D플립플롭(D1-D15)의 출력을 조합하여 출력하는 오아 게이트(OR0-OR14)들로 구성되며 D플립플롭(D0)의 출력을 버퍼 선택 신호(/SEL0)로, 인버터(I0-I14)의 출력을 버퍼 선택 신호(/SEL1-/SEL14)로 출력하며, 디바이스들의 데이터(RxD0-RxD15)들을 각각 출력하는 정합부(1)와: 버퍼 선택 신호(/SEL1-/SEL14)를 반전 출력하는 인버터(I20-I35)와: 인버터(I20-I35)의 출력에 따라 정합부(1)의 데이터(RxD0-RxD15)를 프로세서(2)에 전송하는 버퍼(B0-B15)를 구비한다.

즉, 본 발명은 디바이스의 데이터들을 프로세서에 송신하는 경우에 발생할 수 있는 데이터 중복을 우선권 할당에 의하여 방지할 수 있다는 효과가 있다.

Description

프로세서와 디바이스간의 타임 슬롯 스위치의 데이터 정합 회로

제1도는 본 발명에 따른 프로세서와 디바이스 간의 타임 슬롯 스위치의 데이터 정합 장치의 블록도.

제2도는 본 발명에 따른 정합 장치의 주요 부분 파형도.

제3도는 본 발명에 따른 정합부의 구체 회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 정합부 I0-I15,I20-I35 : 인버터

B0-B15 : 버퍼 D0-D15 : D플립플롭

본 발명은 전전자 교환기에 관한 것으로서, 더욱 상세하게는 전전자 교환기에 구성되는 프로세서와 텔레포니 디바이스(Telephony Device)간의 데이터 통신을 중재하는 프로세서와 디바이스 간의 타임 슬롯 스위치에서 디바이스들의 데이터들을 프로세서에 공급할 수 있도록 데이터를 취합하는 프로세서와 디바이스 간의 타임 슬롯 스위치의 데이터 정합 장치에 관한 것이다.

전전자 교환기는 일반적으로 두 개의 프로세서 레벨 즉, 상위 레벨인 T 그룹 프로세서와 하위 레벨 프로세서인 B/D 그룹 프로세서로 구성된다. T 그룹 프로세서들은 T버스를 공유하며 이들 간에는 상호 평형 관계를 형성하고, B/D 버스를 공유하는 B프로세서 및 D프로세서와는 수직 관계를 형성한다.

하위 레벨인 B 프로세서는 가입자 회로, 트렁크 회로 및 각종 신호 장치를 포함하는 텔레포니(Telepony) 장치를 직접 제어하며, D 프로세서는 마그네틱 테이프 드라이버, 디스크 드라이브 및 CRT 등의 유지 보수용 시스템 주변 장치를 제어하고 모분 구간의 통신 및 경보 기능도 제어하게 구성되어 있다.

상위 레벨 T 프로세서는 하위 레벨인 B 프로세서 및 D 프로세서로부터 발생된 각종 신호를 기준으로 기능적으로 분산된 전 T 프로세서 유니트에서 각각 전반적인 호 처리 기능과 시스템의 MA 기능을 수행하며 그 결과를 다시 B 프로세서 및 D 프로세서로 전송함으로써 전체 기능 교환이 이루어진다.

이와 같이 전전자 교환기에서는 다수개의 프로세서들을 구비하고 있으며, 특히 하위 프로세서 즉, B 프로세서 및 D 프로세서들은 상술한 바와 같이 각종 디바이스들에/로부터 정보를 송수신하게 된다. 이러한 하위 프로세서와 디바이스들 간의 정보 교환은 통상 버스를 사용하여 구현되었으나, 버스를 이용하는 종래의 방법은 디바이스를 지정하는 어드레스 등을 사용하여야 하므로 하나의 프로세서에 연결되는 디바이스의 수가 한정된다는 문제가 있었다.

한편, 버스를 이용하는 종래의 문제를 해결하기 위하여 본 출원인은 타임 슬롯 스위치를 이용하는 전전자 교환기의 프로세서와 디바이스간 통신 장치(출원 번호 제96-20140호)를 출원한 바 있으며, 타임 슬롯 스위치를 더욱 구체화한 프로세서와 디바이스 간의 타임 슬롯 스위치(출원 번호 제 96-24059호)를 출원한 바 있다.

이러한 구성의 타임 슬롯 스위치는 디바이스들로부터 인가되는 데이터들을 취합하여 프로세서에 각각 공급하여야 하며, 이를 위한 정합 장치가 구성되어야 한다.

본 발명은 이러한 필요성에 부응하여 안출한 것으로서, 디바이스들의 데이터들을 프로세서에 공급할 수 있도록 데이터를 취합하는 프로세서와 디바이스 간의 타임 슬롯 스위치의 데이터 정합 장치를 제공하는데 있다.

본 발명에 따른 프로세서와 디바이스 간의 타임 슬롯 스위치의 데이터 정합 장치는, 본 발명은 전전자 교환기에서 소정 시간 차를 두고 선택 신호를 각각 출력하고, 상기 선택 신호에 동기되어 데이터를 출력하는 디바이스들의 상기 데이터를 프로세서에 송신하는 장치로서, 선택 신호를 소정 클럭에 동기되어 지연 출력하는 상기 디바이스들과 동일 개수의 D 플립플롭들과; D 플립플롭의 출력을 반전 출력하는 인버터와; 인버터들 중 상위 인버터들의 출력과 상기 D 플립플롭들중 하나의 대응 D 플립플롭 출력을 조합하여 출력하는 오아 게이트들로 구성되며 D 플립플롭의 출력을 버퍼 선택 신호로, 인버터의 출력을 버퍼 선택 신호로 출력하며, 디바이스들의 데이터들을 각각 출력하는 정합부와: 버퍼 선택 신호를 반전 출력하는 인버터와: 인버터의 출력에 따라 정합부의 데이터를 상기 프로세서에 전송하는 버퍼를 구비한다.

이하, 본 발명의 일 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

제1도는 본 발명에 따른 프로세서와 디바이스간의 타임 슬롯 스위치의 데이터 정합 장치의 블록도를 도시한 것으로서, 본 실시예에서는 디바이스들이 총 16개 구성된 것으로 하였으며, 디바이스들이 공급하는 최소 데이터 단위는 2채널(2개의 타임 슬롯)로 하였다. 또한, 이들 디바이스들은 상호 동기 되어 제2도에 도시된 바와 같이 로직 로우 상태의 선택 신호(CSEL0-CSEL15)를 순차적으로 출력하게 구성되며, 이 선택 신호(CSEL0-CSEL15)의 출력 시간동안 데이터(RxD0-RxD15)를 각각 출력하도록 구성되어 있다. 여기서, 본 실시예에서는 디바이스들이 출력하는 데이터(RxD0-RxD15)들은 최소 2채널에 해당하는 데이터들로 구성되는 것으로 하였는바, 디바이스들이 선택 신호(CSEL0-CSEL15)을 각각 출력하는 시간차는 2채널에 해당하는 데이터를 디바이스들이 각각 출력하는 시간으로 설정된다.

또한, 디바이스들이 선택 신호(CSEL0-CSEL15)를 출력하는 시간은 디바이스가 출력하는 데이터 채널수의 증가(본 실시예에서는 4채널, 6채널…과 같이 2의 배수로, 이는 디바이스들이 출력하는 최소 데이터가 2채널이기 때문이며, 결국 디바이스들이 출력하는 최소 데이터 채널의 배수에 해당하는)에 따라 증가가 가능하다. 본 실시예에서는 선택 신호(CSEL1)의 출력 시간이 4채널 상태로 증가된 것으로 하였다.

상술한 설명에서 각 디바이스들이 2채널에 해당하는 데이터만(RxD0-RxD15)을 항시 출력한다면 정합부(1)는 이들 데이터를 단순 취합하여 프로세서(2)에 인가할 수 있다. 그러나, 상술한 바와 같이 디바이스들이 출력하는 데이터(RxD0-RxD15)들은 디바이스의 필요에 따라 증가될 수 있으며, 이에 반하여 선택 신호(CSEL0-CSEL15)가 출력되는 시점은 항상 일정하다. 따라서, 제2도에 도시된 바와 같이 선택 신호((CSEL1과 CSEL2)가 중복되는 즉, 데이타(RxD1, RxD2)가 중복되어 정합부(1)에 인가되는 시점이 발생하므로 데이타(RxD0-RxD15)를 정확히 정합할 수 없다.

본 발명에서는 이러한 경우를 대비하기 위하여 데이터(RxD0-RxD15)간에 우선권을 주는 방법을 채용하였다.

즉, 제3도에 도시된 바와 같이 본 발명의 정합부(1)는 D플립플롭(D0-D15)들과 인버터(I0-I14) 및 오아 게이트(OR0-OR14)들로 구성되어 있다.

여기서, 선택 신호(CSEL0-CSEL15)들은 D플립플롭(D0-D15)에 각각 인가되고, D플립플롭(D0-D15)들은 클럭(TCLK)에 의하여 동기되도록 구성되어 있다.

또한, D 플립플롭(D0-D15)들의 출력은 인버터(I0-I14)에 의하여 반전되어 오아 게이트(OR0-OR14)들에 인가되도록 구성되어 있다. 여기서, 오아 게이트(OR0)는 인버터(I0)의 출력 및 D 플립플롭(D1)의 출력을 조합하도록 구성되어 있고, 오아 게이트(OR1)는 인버터(I0,I1)의 출력 및 D플립플롭(D2)의 출력을 조합하도록 구성되어 있다. 즉, 오아 게이트(OR0-OR14)들은 상위(본 실시예에서는 도면에서 오아 게이트(OR0-OR14)들은 자기보다 위에 도시된 인버터(I0-I14) 및 D 플립플롭(D0-D15)들을 상위라 칭하였다.)의 인버터(I0-I14)들과 D 플립플롭(D0-D15)의 출력 및 대응 D 플립플롭(D0-D15)(본 실시예에서는 인버터(I0-I14)를 거치지 않고 오아 게이트(OR0-OR14)와 연결되는 D 플립플롭(D0-D15)들을 오아 게이트(OR0-OR14)의 대응 플립플롭이라 칭하였다.)들의 출력을 조합하도록 구성되어 있는 것이다.

따라서, 오아 게이트(OR0-OR14)들은 상위 D 플립플롭(D0-D14)들중 어느 하나라도 로우 레벨의 로직을 출력하면 인버터(I0-I14)에 의하여 하이 레벨의 로직을 출력함을 알 수 있다. 본 발명에서는 D 플립플롭(D0)의 출력을 버퍼 선택 신호(/SEL0) 그리고 오아 게이트(OR0-OR14)의 출력을 각각 버퍼 선택 신호(/SEL1-/SEL15)라 칭하였다. 여기서, 버퍼 선택 신호(/SEL1-/SEL15)들은 상술한 설명으로부터 알 수 있는 바와 같이 상위(부호 숫자가 높은 것을 상위라 하였다.)의 선택 신호(CSEL0-CSEL14)들중 어느 하나라도 로우 레벨 상태이면 하이 레벨 상태가 됨을 알 수 있다.

이러한 버퍼 선택 신호(/SEL0-/SEL15)들은 제1도에 도시된 바와 같이 인버터(I20-I35)에 각각 인가되며, 정합부(1)의 데이터(RxD0-RxD15)들은 각각 버퍼(B0-B15)에 인가된다. 여기서 버퍼(B0-B15)들은 인버터(I20-I35)로부터 하이 레벨의 신호가 인가될 때에 데이터(RxD0-RxD15)들을 출력하게 구성되어 있다.

즉, 정합부(1)는 상위 선택 신호(CSEL0-CSEL14)들중 하나가 로우 레벨 상태인 경우에 하이 레벨 상태를 유지하는 버퍼 선택 신호(/SEL0-/SEL15)를 출력하게 되며, 버퍼(B0-B15)는 이 버퍼 선택 신호(/SEL0-/SEL15)에 의하여 데이터(RxD0-RxD15)의 통신을 제어하는 것이다.

예컨데, 제2도의 예에서 선택 신호(CSEL1과 CSEL2)가 중복되어 있는 경우에 상술한 설명으로부터 알 수 있는 바와 같이 버퍼 선택 신호(/SEL1)는 로우 레벨 상태가 되나 버퍼 선택 신호(/SEL1)는 하이레벨의 상태를 유지하게 된다. 결국, 버퍼 선택 신호(/SEL1)에 의하여 버퍼(B1)만이 동작하고, 버퍼(B2)는 구동하지 않게 되어 데이터(RxD1)만이 프로세서(2)에 송신되는 것이다.

즉, 선택 신호(CSEL0-CSEL15)를 순차적으로 출력하고, 이 선택 신호(CSEL0-CSEL15)에 동기되어 데이터(RxD0-RxD15)를 디바이스들이 출력하는 경우에, 디바이스의 데이터(RxD0-RxD15) 채널에 따라 선택 신호(CSEL0-CSEL15)가 중복되는 경우에가 발생할 수 있다. 이와 같이 선택 신호(CSEL0-CSEL15)가 중복된 경우에 본 발명은 상위 디바이스 즉, 상위 선택 신호(CSEL0-CSEL15)에 동기되어 출력되는 데이터(RxD0-RxD15)에 우선권을 주어 프로세서(2)에 송신하는 것이다.

이와 같이 본 발명은 디바이스의 데이터들을 프로세서에 송신하는 경우에 발생할 수 있는 데이터 중복을 우선권 할당에 의하여 방지할 수 있다는 효과가 있다.

Claims

소정 시간 차를 두고 선택 신호(CSEL0-CSEL15)를 각각 출력하고, 상기 선택 신호(CSEL0-CSEL15)에 동기되어 데이터(RxD0-RxD15)를 출력하는 디바이스들의 상기 데이터(RxD0-RxD15)를 프로세서(2)에 송신하는 장치로서, 상기 선택 신호(CSEL0-CSEL15)를 소정 클럭(TCLK)에 동기되어 지연 출력하는 상기 디바이스들과 동일 개수의 D 플립플롭(D0-D15)들과; 상기 D 플립플롭(D1-D15)의 출력을 반전 출력하는 인버터(I0-I14)와; 상기 인버터(I0-I14)들중 상위 인버터(I0-I13)들의 출력과, 상기 D 플립플롭(D1-D15)들중 하나의 대응 D 플립플롭(D1-D15)의 출력을 조합하여 출력하는 오아게이트(OR0-OR14)들로 구성되며 상기 D 플립플롭(D0)의 출력을 버퍼 선택 신호(/SEL0)로, 상기 인버터(I0-I14)의 출력을 버퍼 선택 신호(/SEL1-/SEL14)로 출력하며, 상기 디바이스들의 데이터(RxD0-RxD15)들을 각각 출력하는 정합부(1)와: 상기 인버터(I20-I35)의 출력에 따라 상기 정합부(1)의 데이터(RxD0-RxD15)를 상기 프로세서(2)에 전송하는 버퍼(B0-B15)를 구비하는 프로세서와 디바이스간의 타임 슬롯 스위치의 데이터 정합 회로.