KR100197432B1 - 프로세서와 디바이스간의 타임 슬롯 스위치의 데이터 분배 장치 - Google Patents

Abstract

본 발명은 프레임 동기 신호(FS) 및 클럭(CLK)에 동기되어 프로세서로부터 인가되는 데이터(TXD)를 디바이스(D0-D15)에 선택적으로 인가하는 분배 장치에 관한 것으로서, 프레임 동기 신호(FS)에 따라 구동하여 상기 클럭(CLK)을 계수하여 소정 주기의 선택 동기 신호(SFS0-SF15)를 순차적으로 출력하며, 상기 프로세서로부터의 데이터(TXD)를 출력하는 분배부(10)와; 분배부(10)의 선택 동기 신호(SFS0-SF15)에 따라 인에이블되어 분배부(10)의 데이터(TXD)를 수신하고, 수신된 데이터(TXD)를 디바이스(D0-D15)에 인가하는 적어도 2개 이상의 버퍼(B0-B15)를 구비한다.

즉, 본 발명은 프레임 동기 신호를 이용하여 프로세서로부터 인가되는 데이터를 각 디바이스에 필요한 채널별로 송신이 가능하므로 프로세서와 디바이스간 통신의 용이성을 향상시킬 수 있다는 효과가 있다.

Description

프로세서와 디바이스간의 타임 슬롯 스위치의 데이터 분배 장치

제1도는 본 발명에 따른 프로세서와 디바이스간의 타임 슬롯 스위치의 데이터 분배 장치의 블록도.

제2도는 본 발명에 따른 분배 장치에 구성된 계수기의 연결 상태를 도시한 블록도.

제3도는 본 발명에 따른 분배 장치의 주요 부분 파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : 분배기 B0-B15 : 버퍼

D1-D15 : 디바이스

본 발명은 전전자 교환기에 관한 것으로서, 더욱 상세하게는 전전자 교환기에 구성되는 프로세서와 텔레포니 디바이스(Telepony Device)간의 데이터 통신을 중재하는 프로세서와 디바이스간의 타임 슬롯 스위치에서 프로세서의 데이터를 디바이스들에 분배하기 위한 프로세서와 디바이스간의 타임 슬롯 스위치의 데이터 분배 장치 관한 것이다.

전전자 교환기는 일반적으로 두 개의 프로세서 레벨 즉 상위 레벨인 T 그룹 프로세서와 하위 레벨 프로세서인 B/D 그룹 프로세서로 구성된다. T 그룹 프로세서들은 T버스를 공유하게 구성되고 이들 간에는 상호 평형 관계를 형성하며 B/D 버스를 공유하는 B프로세서 및 D 프로세서와는 수직 관계를 형성하도록 되어 있다.

하위 레벨인 B 프로세서는 가입자 회로, 트렁크 회로 및 각종 신호 장치를 포함하는 텔레포니(Telepony) 장치를 직접 제어하며, D 프로세서는 마그네틱 테이프 드라이버, 디스크 드라이버 및 CRT 등의 유지 보수용 시스템 주변 장치를 제어하고 모분구간의 통신 및 경보 기능도 제어하게 구성되어 있다.

상위 레벨 T 프로세서는 하위 레벨인 B 프로세서 및 D 프로세서로부터 발생된 각종 신호를 기준으로 기능적으로 분산된 전 T 프로세서 유니트에서 각각 전반적인 호처리 기능과 시스템의 MA 기능을 수행하며 그 결과를 다시 B 프로세서 및 D 프로세서로 전송하므로써 전체 기능 교환이 이루어진다.

이와 같이 전전자 교환기에서는 다수개의 프로세서들을 구비하고 있으며, 특히 하위 프로세서 즉, B 프로세서 및 D 프로세서들은 상술한 바와 같이 각종 디바이스들에/로부터 정보의 송수신이 요하게 된다. 이러한 하위 프로세서와 디바이스들간의 정보 교환은 통상 버스를 사용하여 구현되었으나, 버스를 이용하는 종래의 방법은 디바이스를 지정하는 어드레스 등을 사용하여야 하는 바 하나의 프로세서에 연결되는 디바이스가 한정된다는 문제가 있었다.

한편, 버스를 이용하는 종래의 문제를 해결하기 위하여 본 출원인은 타임 슬롯 스위치를 이용하는 전전자 교환기의 프로세서와 디바이스간 통신 장치(출원번호 제 호)를 출원한 바 있으며, 타임 슬롯 스위치를 더욱 구체화한 프로세서와 디바이스간의 타임 슬롯 스위치(출원 번호 제 호)를 출원한 바 있다.

이러한 구성의 타임 슬롯 스위치는 프로세서로부터의 데이터를 타임 슬롯화하여 디바이스들에 각각 분배하여야 하며, 이를 위한 분배부가 구성되어야 한다.

본 발명은 이러한 필요성에 부응하여 안출한 것으로서, 프로세서의 데이터를 디바이스들에 분배하는데 이상적인 프로세서와 디바이스간의 타임 슬롯 스위치의 데이터 분배 장치를 제공하는데 있다.

본 발명에 따른 프로세서와 디바이스간의 타임 슬롯 스위치의 데이터 분배 장치는, 프레임 동기 신호 및 클럭에 동기되어 프로세서로부터 인가되는 데이터를 디바이스에 선택적으로 인가하는 분배 장치에 있어서, 프레임 동기 신호에 따라 구동하여 상기 클럭을 계수하여 소정 주기의 선택 동기 신호를 순차적으로 출력하며, 상기 프로세서로부터의 데이터를 출력하는 분배부와; 분배부의 선택 동기 신호에 따라 인에이블되어 분배부의 데이터를 수신하고, 수신된 데이터를 디바이스에 인가하는 적어도 2개 이상의 버퍼를 구비한다.

이하, 본 발명의 일 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

제1도는 본 발명에 따른 프로세서와 디바이스간의 타임 슬롯 스위치의 데이터 분배 장치의 블록도를 도시한 것으로서, 도시된 바와 같이 분배부(1)에는 소정 주파수의 프레임 동기 신호(FS), 클럭(CLK) 및 프로세서로부터의 데이터(TXD)가 인가된다.

여기서, 분배부(1)내에는 제2도에 도시된 바와 같이 예컨대 74163카운터를 이용한 계수기(11),(12)가 구성되어 있다. 이러한 계수기(11)는 로우 레벨의 동기 신호(FS)에 인에이블 되어 클럭(CLK)을 분주하고, 분주된 클럭(QA,QB,QC,QD)을 각각 출력한다. 또한, 계수기(11)는 클럭(QD)을 조합하여 총 16개의 클럭(CLK)가 입력되었을 때에 단자(RCO)를 통하여 소정 시간 동안 하이 레벨의 신호를 출력하게 된다.

이러한 단자(RCO)의 신호는 계수기(12)의 단자(ENP)에 입력되며, 계수기(12)는 클럭(CLK)에 동기되어 단자(RCO)의 신호를 분주하여 분주된 클럭(a,b,c,d)를 각각 출력하게 된다.

그리고, 분배부(1)는 이러한 클럭(a,b,c,d)과 신호(RCO)를 조합하여 표 1에서 같은 선택 동기 신호(SFS)를 각각 출력하게 된다.

표 1에서의 선택 동기 신호(SFS)의 출력 시점을 도시하면 제3도와 같다.

제2, 3도 및 표 1에서 도시 및 기재된 바와 같이 분배부(1)는 소정 시간 별로 선택 동기 신호(SFS0-SF15)를 순차적으로 출력함을 알 수 있다.

여기서, 분배부(1)의 데이터는 버퍼(B0-B15)에 각각 인가되며 버퍼(B0-B15)는 상술한 선택 동기 신호(SFS0-SF15)가 인가된 후 다음 선택 동기 신호(SFS0-SF15)가 인가될 동안 인에이블되도록 구성되어 있다. 따라서, 동기 신호(FS) 내에 32채널의 데이터가 포함되어 있으며, 선택 동기 신호(SFS0-SF15)의 시간차가 2채널 데이터에 해당하는 시간인 경우에 버퍼(B1)는 32채널의 모든 데이터를 디바이스(D0)에 송신할 수 있으며, 버퍼(B2)는 30 채널의 데이터를 디바이스(D1)에 송신할 수 있게 된다. 반면에 버퍼(B15)는 단지 2 채널의 데이터만을 디바이스(D15)에 송신할 수 있게됨을 알 수 있다.

이와 같이 디바이스(D0-D15)들이 수신가능한 데이터 채널을 가변할 수 있게 한 것은 디바이스(D0-D15)에 따라 필요한 데이터 채널 수가 상이하기 때문에 구성한 것이며, 각 디바이스(D0-D15)에 동일한 수의 채널 데이터의 송신은 용이하게 구현할 수 있을 것이다.

이와 같이 본 발명은 프레임 동기 신호를 이용하여 프로세서로부터 인가되는 데이터를 각 디바이스에 필요한 채널별로 송신이 가능하므로 프로세서와 디바이스간 통신의 용이성을 향상시킬 수 있다는 효과가 있다.

Claims (1)

1. 프레임 동기 신호(FS) 및 클럭(CLK) 에 동기되어 프로세서로부터 인가되는 데이터(TXD)를 디바이스(D0-D15)에 선택적으로 인가하는 분배 장치로서, 상기 프레임 동기 신호(FS)에 따라 구동하며 상기 클럭(CLK)를 계수하여 소정 주기의 선택 동기 신호(SFS0-SF15)를 순차적으로 출력하고, 상기 프로세서로부터의 데이터(TXD)를 출력하는 분배부(10)와; 상기 분배부(10)의 선택 동기 신호(SFS0-SF15)에 따라 인에이블되어 상기 분배부(10)의 데이터(TXD)를 수신하고, 수신된 데이터(TXD)를 상기 디바이스(D0-D15)에 인가하는 적어도 2개 이상의 버퍼(B0-B15)를 구비하는 프로세서와 디바이스간의 타임 슬롯 스위치의 데이터 분배 장치.