KR980007157A - 프로세서와 디바이스간의 타임 슬롯 스위치의 데이터 분배 장치 - Google Patents

프로세서와 디바이스간의 타임 슬롯 스위치의 데이터 분배 장치

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KR980007157A
KR980007157A KR1019960024060A KR19960024060A KR980007157A KR 980007157 A KR980007157 A KR 980007157A KR 1019960024060 A KR1019960024060 A KR 1019960024060A KR 19960024060 A KR19960024060 A KR 19960024060A KR 980007157 A KR980007157 A KR 980007157A
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김재평
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유기범
대우통신 주식회사
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
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Abstract

본 발명은 프레임 동기 신호(FS) 및 클럭(CLK)에 동기되어 프로세서로부터 인가되는 데이타(TXD)를 디바이스(D0-D15)에 선택적으로 인가하는 분배 장치에 관한 것으로서, 프레임 동기 신호(FS)에 따라 구동하여 상기 클럭(CLK)를 계수하여 소정 주기의 선택 동기 신호(SFSO-SF15)를 순차적으로 출력하며, 상기 프로세서로 부터의 데이터(TXD)를 출력하는 분배부(10)와; 분배부(10)의 선택 동기 신호(SFS0-SF15)에 따라 인에이블되어 분배부(10)의 데이터(TXD)를 수신하고, 수신된 데이터(TXD)를 디바이스(D0-D15)에 인가하는 적어도 2개 이상의 버퍼(B0-B15)를 구비한다. 즉, 본 발명은 프레임 동기 신호를 이용하여 프로세서로부터 인가되는 데이터를 각 디바이스에 필요한 채널별로 송신이 가능하므로 프로세서와 디바이스간 통신의 용이성을 향상시킬 수 있다는 효과가 있다.

Description

프로세서와 디바이스간의 타임 슬롯 스위치의 데이터 분배 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 프로세서와 디바이스간의 타임 슬롯 스위치의 데이타 분배 장치의 블록도.
제2도는 본 발명에 따른 분배 장치에 구성된 계수기의 연결 상태를 도시한 블록도.
제3도는 본 발명에 따른 분배 장치의 주요 부분 파형도.

Claims (1)

  1. 프레임 동기 신호(FS) 및 클럭(CLK)에 동기되어 프로세서로 부터 인가되는 데이터(TXD)를 디바이스(D0-D15)에 선택적으로 인가하는 분배 장치로서, 상기 프레임 동기 신호(FS)에 따라 구동하여 상기 클럭(CLK)를 계수하여 소정 주기의 선택 동기 신호(SFSO-SF15)를 순차적으로 출력하고, 상기 프로세서로부터의 데이터(TXD)를 출력하는 분배부(10)와; 상기 분배부(10)의 선택 동기 신호(SFS0-SF15)에 따라 인에이블되어 분배부(10)의 데이터(TXD)를 수신하고, 수신된 데이터(TXD)를 상기 디바이스(D0-D15)에 인가하는 적어도 2개 이상의 버퍼(B0-B15)를 구비하는 프로세서와 디바이스간의 타임 슬롯 스위치의 데이터 분배 장치.
KR1019960024060A 1996-06-26 1996-06-26 프로세서와 디바이스간의 타임 슬롯 스위치의 데이터 분배 장치 KR100197432B1 (ko)

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