JP2870813B2 - 分散／集中配置変換回路 - Google Patents
分散／集中配置変換回路Info
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Description
【発明の詳細な説明】 〔概 要〕 伝送路上の分散配置の信号を集中配置に変換するため
の変換回路に関し、 受信側と送信側を１つの回路で構成することが出来る
分散／集中配置変換回路を提供することを目的とし、 第1/第２のセレクタの切替えを第１のクロック発生回
路で発生するクロック周波数で処理し、第1/第２のメモ
リに対する受信側及び送信側伝送信号の書込み／読出し
処理タイミングを第１のクロック発生回路から出力する
信号の１フレームのクロック周波数の1/2の周波数で処
理するように構成する。
の変換回路に関し、 受信側と送信側を１つの回路で構成することが出来る
分散／集中配置変換回路を提供することを目的とし、 第1/第２のセレクタの切替えを第１のクロック発生回
路で発生するクロック周波数で処理し、第1/第２のメモ
リに対する受信側及び送信側伝送信号の書込み／読出し
処理タイミングを第１のクロック発生回路から出力する
信号の１フレームのクロック周波数の1/2の周波数で処
理するように構成する。
本発明は、伝送路上の分散配置の信号を集中配置に変
換するための変換回路に関する。
換するための変換回路に関する。
伝送システムの同期網における２次群（例えば6.3Mb/
s）伝送路信号は、１フレームを所定グループ（これを
ハンドリンググループと称し、以下HGで略称する）分散
で伝送するのが一般的である。
s）伝送路信号は、１フレームを所定グループ（これを
ハンドリンググループと称し、以下HGで略称する）分散
で伝送するのが一般的である。
このHG分散装置で伝送されて来る伝送信号を伝送端局
装置にあっては、各種信号の回路設定を容易に行うため
に中央処理部においてHG集中配置で処理を行うようにす
るために、２次群のインタフェース部に分散／集中配置
変換回路を具備させている。
装置にあっては、各種信号の回路設定を容易に行うため
に中央処理部においてHG集中配置で処理を行うようにす
るために、２次群のインタフェース部に分散／集中配置
変換回路を具備させている。
これら分散／集中配置変換回路は受信側と送信側に全
く同一回路構成として具備されているが、装置の小形化
に伴いより簡単な回路構成が望まれるようになった。
く同一回路構成として具備されているが、装置の小形化
に伴いより簡単な回路構成が望まれるようになった。
第４図は伝送端局装置と伝送路上の信号状況を説明す
る図、第５図は分散／集中配置変換回路の従来例を説明
する図をそれぞれ示す。
る図、第５図は分散／集中配置変換回路の従来例を説明
する図をそれぞれ示す。
第４図（Ａ）は同期網を形成する２次群伝送路（ａ）
（6.3Mb/sで信号を伝送する）と伝送端局装置１（8Mb/s
で信号等の各種処理がなされるものとする）との接続状
況を示し、第４図（Ｂ）は伝送路（ａ）上の１フレーム
の信号の構成状況、第４図（Ｃ）は伝送端局装置１内に
おける１フレームの信号の構成状況をそれぞれ示す。
（6.3Mb/sで信号を伝送する）と伝送端局装置１（8Mb/s
で信号等の各種処理がなされるものとする）との接続状
況を示し、第４図（Ｂ）は伝送路（ａ）上の１フレーム
の信号の構成状況、第４図（Ｃ）は伝送端局装置１内に
おける１フレームの信号の構成状況をそれぞれ示す。
同期網を形成する２次群伝送路（ａ）上の信号は、第
４図（Ｂ）に示すようにHG分散配置（例えばHG1を各フ
レーム毎に分散して配置する）で伝送され、伝送端局装
置１内では図示省略した装置内中央処理部で各種信号の
回線設定を容易に行うために第４図（Ｃ）に示すように
HG集中配置（例えば各フレーム毎のHG1を連続して配置
する）に変換している。
４図（Ｂ）に示すようにHG分散配置（例えばHG1を各フ
レーム毎に分散して配置する）で伝送され、伝送端局装
置１内では図示省略した装置内中央処理部で各種信号の
回線設定を容易に行うために第４図（Ｃ）に示すように
HG集中配置（例えば各フレーム毎のHG1を連続して配置
する）に変換している。
このHGの分散／集中変換は伝送端局装置１内インタフ
ェース部（以下IFと称する）11で行われ、この変換回路
はIF11の一部として構成されている。
ェース部（以下IFと称する）11で行われ、この変換回路
はIF11の一部として構成されている。
第５図は上述のIF11の一部である分散／集中配置変換
回路をなす受信側回路11aと送信側回路11bの構成の従来
例を示し、受信側回路11aと送信側回路11bは全く同一の
構成をなしている。
回路をなす受信側回路11aと送信側回路11bの構成の従来
例を示し、受信側回路11aと送信側回路11bは全く同一の
構成をなしている。
尚、本例で受信側と称しているのは伝送路（ａ）から
伝送端局装置１へ信号を受信する場合を称し、送信側と
は伝送端局装置１から伝送路（ａ）へ信号を送出する場
合を称している。
伝送端局装置１へ信号を受信する場合を称し、送信側と
は伝送端局装置１から伝送路（ａ）へ信号を送出する場
合を称している。
第５図に示すIF11内受信側回路11aの構成は、入力す
る8MHzの信号（又はDATA）を書込み／読出し可能な第1/
第２のメモリ（RAM）13（１）a,13（２）ａへ信号を１
フレーム毎に交互に送り込むための入力ゲート回路12
（１）a,12（２）ａと、 一方が信号書込み（Ｗ）をしている場合他方は信号読
出し（Ｒ）を行うように交互に書込み（Ｗ）と読出し
（Ｒ）を行う第1/第２のメモリ（RAM）13（１）a,13
（２）ａと、第1/第２のメモリ（RAM）13（１）a,13
（２）ａから読出した信号を図示省略した例えば信号処
理部へ送出するための第1/第２の出力ゲート回路14
（１）a,14（２）ａと、 図示省略したアドレス発生回路からの書込みアドレス
を第1/第２のメモリ（RAM）13（１）a,13（２）ａへ送
出する第1/第２の書込みアドレスゲート回路15（１）a,
15（２）ａと、 同じく図示省略したアドレス発生回路からの読出しア
ドレスを第1/第２のメモリ（RAM）13（１）a,13（２）
ａへ送出する第1/第２の読出しアドレスゲート回路16
（１）a,16（２）ａとを具備している。
る8MHzの信号（又はDATA）を書込み／読出し可能な第1/
第２のメモリ（RAM）13（１）a,13（２）ａへ信号を１
フレーム毎に交互に送り込むための入力ゲート回路12
（１）a,12（２）ａと、 一方が信号書込み（Ｗ）をしている場合他方は信号読
出し（Ｒ）を行うように交互に書込み（Ｗ）と読出し
（Ｒ）を行う第1/第２のメモリ（RAM）13（１）a,13
（２）ａと、第1/第２のメモリ（RAM）13（１）a,13
（２）ａから読出した信号を図示省略した例えば信号処
理部へ送出するための第1/第２の出力ゲート回路14
（１）a,14（２）ａと、 図示省略したアドレス発生回路からの書込みアドレス
を第1/第２のメモリ（RAM）13（１）a,13（２）ａへ送
出する第1/第２の書込みアドレスゲート回路15（１）a,
15（２）ａと、 同じく図示省略したアドレス発生回路からの読出しア
ドレスを第1/第２のメモリ（RAM）13（１）a,13（２）
ａへ送出する第1/第２の読出しアドレスゲート回路16
（１）a,16（２）ａとを具備している。
送信側回路11bは符号ａの代わりに符号ｂを付加した
もので構成し、その構成動作は符号ａを付加したものと
全く同一であり、しかもその動作も同一である。
もので構成し、その構成動作は符号ａを付加したものと
全く同一であり、しかもその動作も同一である。
以下第４図，第５図を用いて動作を説明する。例え
ば、受信側回路11aで8MHzの周波数で入力する伝送信号
を4KHzのフレーム切替信号で第１のゲート回路12（１）
ａを開き、入力する伝送信号を第１のメモリ（RAM）13
（１）ａに送り込む。
ば、受信側回路11aで8MHzの周波数で入力する伝送信号
を4KHzのフレーム切替信号で第１のゲート回路12（１）
ａを開き、入力する伝送信号を第１のメモリ（RAM）13
（１）ａに送り込む。
そして、この入力信号を第１の書込みアドレスゲート
回路15（１）ａを開き書込む間、他方の第２のメモリ
（RAM）13（２）ａは第２の読出しアドレスゲート回路1
6（２）ａを開き、第２のメモリ（RAM）13（２）ａから
信号を読出し第２の出力ゲート回路14（２）ａを介して
出力する。
回路15（１）ａを開き書込む間、他方の第２のメモリ
（RAM）13（２）ａは第２の読出しアドレスゲート回路1
6（２）ａを開き、第２のメモリ（RAM）13（２）ａから
信号を読出し第２の出力ゲート回路14（２）ａを介して
出力する。
そして、次のフレームには第２のメモリ（RAM）13
（２）ａへ入力信号を書込み（Ｗ）、第１のメモリ（RA
M）13（１）ａから信号を読出す（Ｒ）。この時対応す
るゲート回路がそれぞれ開かれる。
（２）ａへ入力信号を書込み（Ｗ）、第１のメモリ（RA
M）13（１）ａから信号を読出す（Ｒ）。この時対応す
るゲート回路がそれぞれ開かれる。
尚、送信側回路11bも上述と同様な手順で伝送端局装
置１から伝送路（ａ）へ送出する信号が処理されること
になる。
置１から伝送路（ａ）へ送出する信号が処理されること
になる。
第５図で説明した従来例のIF11は、受信側回路11aと
送信側回路11bとにそれぞれ同一構成の分散／集中配置
変換回路を構成しているため、回路規模を一定以上に小
型化することが出来なく、これが伝送端局装置１を小型
化する上で１つのネックとなっている。
送信側回路11bとにそれぞれ同一構成の分散／集中配置
変換回路を構成しているため、回路規模を一定以上に小
型化することが出来なく、これが伝送端局装置１を小型
化する上で１つのネックとなっている。
本発明は、受信側と送信側を１つの回路で構成するこ
とが出来る分散／集中配置変換回路を提供することを目
的とする。
とが出来る分散／集中配置変換回路を提供することを目
的とする。
第１図は本発明における分散／集中配置変換回路の原
理を説明する図を示す。
理を説明する図を示す。
第１図に示す分散／集中配置変換回路11Eは受信側及
び送信側を入力ゲート12と、第1/第２のメモリ13,14
と、出力ゲート15と、第１〜第４のセレクタ16〜19とで
構成し、 上述の分散／集中配置変換回路11Eの他に第1/第２の
クロック発生回路2,3を具備して伝送端局装置のインタ
フェース部11を構成している。
び送信側を入力ゲート12と、第1/第２のメモリ13,14
と、出力ゲート15と、第１〜第４のセレクタ16〜19とで
構成し、 上述の分散／集中配置変換回路11Eの他に第1/第２の
クロック発生回路2,3を具備して伝送端局装置のインタ
フェース部11を構成している。
尚、上述の第1/第２のセレクタ16,17は、受信側と送
信側を１ビットデータ内で切替えて書込み／読出し両方
向において処理するために、受信側と送信側のアドレス
の選択を行うものであり、 第3/第４のセレクタ18,19は、第1/第２のメモリ13,14
の書込みアドレスと読出しアドレスを１フレーム毎に切
替える物であり、 第１のクロック発生回路２は、ある周波数f0を有する
伝送路信号に基づき伝送信号のフレームを切り替えるた
めの１フレームのクロック周波数の1/2の周波数と、第1
/第２のセレクタ16,17の切替えを行うためのクロックf0
を生成するものであり、 第２のクロック発生回路３は、第1/第２のセレクタ1
6,17の切替えを行うためのクロックf0の２倍の周波数を
有するクロック2f0を発生するものであり、 第1/第２のメモリ13,14に対する受信側及び送信側の
伝送路信号の読み出し／書き込み処理タイミングを第２
のクロック発生回路３から出力する第1/第２のセレクタ
16,17の切替えタイミングの２倍の周波数2f0で処理する
ように構成することにより、本課題を解決するための手
段とする。
信側を１ビットデータ内で切替えて書込み／読出し両方
向において処理するために、受信側と送信側のアドレス
の選択を行うものであり、 第3/第４のセレクタ18,19は、第1/第２のメモリ13,14
の書込みアドレスと読出しアドレスを１フレーム毎に切
替える物であり、 第１のクロック発生回路２は、ある周波数f0を有する
伝送路信号に基づき伝送信号のフレームを切り替えるた
めの１フレームのクロック周波数の1/2の周波数と、第1
/第２のセレクタ16,17の切替えを行うためのクロックf0
を生成するものであり、 第２のクロック発生回路３は、第1/第２のセレクタ1
6,17の切替えを行うためのクロックf0の２倍の周波数を
有するクロック2f0を発生するものであり、 第1/第２のメモリ13,14に対する受信側及び送信側の
伝送路信号の読み出し／書き込み処理タイミングを第２
のクロック発生回路３から出力する第1/第２のセレクタ
16,17の切替えタイミングの２倍の周波数2f0で処理する
ように構成することにより、本課題を解決するための手
段とする。
第1/第２のメモリ13,14の動作クロックを伝送路信号
の周波数f0の２倍のクロック周波数2f0にすることによ
り、伝送路信号の１ビットデータ内で受信側／送信側の
書込み処理及び受信側／送信側の読出し処理を行うこと
により、１つの回路構成で受信側回路，送信側回路を構
成することが可能となる。
の周波数f0の２倍のクロック周波数2f0にすることによ
り、伝送路信号の１ビットデータ内で受信側／送信側の
書込み処理及び受信側／送信側の読出し処理を行うこと
により、１つの回路構成で受信側回路，送信側回路を構
成することが可能となる。
以下本発明の要旨を第２図，第３図に示す実施例によ
り具体的に説明する。
り具体的に説明する。
第２図は本発明における分散／集中配置変換回路の実
施例を説明する図、第３図は本発明における分散／集中
配置変換回路の信号処理状況を説明する図をそれぞれ示
す。尚、全図を通じて同一符号は同一対象物を示す。
施例を説明する図、第３図は本発明における分散／集中
配置変換回路の信号処理状況を説明する図をそれぞれ示
す。尚、全図を通じて同一符号は同一対象物を示す。
第２図に示す本発明の分散／集中配置変換回路11C
は、伝送端局装置１が伝送路（ａ）から入力する信号を
受信する受信側回路と、伝送路（ａ）へ伝送端局装置１
から信号を送信する送信側回路とを１つの回路構成でな
しているものであり、 第１図で説明した入力ゲート12として、第1/第２のメ
モリ13,14に対応した第1/第２の入力ゲート回路12
（１）c,12（２）ｃ、 第1/第２のメモリ13,14として、書込み／読出しが可
能で伝送信号の周波数f0の２倍の周波数2f0でも動作可
能な第1/第２のメモリ（RAM）13c,14c、 出力ゲート15として、第1/第２のメモリ（RAM）13c,1
4cに対応した第1/第２の出力ゲート回路15（１）c,15
（２）ｃ、 第1/第２のセレクタ16,17として、書込みアドレスを
選択する書込みアドレスセレクタ回路16cと、読出しア
ドレスを選択する読出しアドレスセレクタ回路17c、 第3/第４のセレクタ18,19として、第1/第２の書込み
アドレスゲート回路18（１）c,18（２）ｃ及び第1/第２
の読出しアドレスゲート回路19（１）c,19（２）ｃとか
ら構成した例である。
は、伝送端局装置１が伝送路（ａ）から入力する信号を
受信する受信側回路と、伝送路（ａ）へ伝送端局装置１
から信号を送信する送信側回路とを１つの回路構成でな
しているものであり、 第１図で説明した入力ゲート12として、第1/第２のメ
モリ13,14に対応した第1/第２の入力ゲート回路12
（１）c,12（２）ｃ、 第1/第２のメモリ13,14として、書込み／読出しが可
能で伝送信号の周波数f0の２倍の周波数2f0でも動作可
能な第1/第２のメモリ（RAM）13c,14c、 出力ゲート15として、第1/第２のメモリ（RAM）13c,1
4cに対応した第1/第２の出力ゲート回路15（１）c,15
（２）ｃ、 第1/第２のセレクタ16,17として、書込みアドレスを
選択する書込みアドレスセレクタ回路16cと、読出しア
ドレスを選択する読出しアドレスセレクタ回路17c、 第3/第４のセレクタ18,19として、第1/第２の書込み
アドレスゲート回路18（１）c,18（２）ｃ及び第1/第２
の読出しアドレスゲート回路19（１）c,19（２）ｃとか
ら構成した例である。
尚、第1/第２の書込みアドレスゲート回路18（１）c,
18（２）ｃ、第1/第２の読出しアドレスゲート回路19
（１）c,19（２）ｃは、書込みアドレスセレクタ回路16
cと、読出しアドレスセレクタ回路17cとを第1/第２のメ
モリ（RAM）13c,14cにそれぞれ対応させるためのもので
ある。
18（２）ｃ、第1/第２の読出しアドレスゲート回路19
（１）c,19（２）ｃは、書込みアドレスセレクタ回路16
cと、読出しアドレスセレクタ回路17cとを第1/第２のメ
モリ（RAM）13c,14cにそれぞれ対応させるためのもので
ある。
又、IF11には上述の分散／集中配置変換回路11Cの他
に、入力する信号の周波数f0を基にして書込みアドレス
セレクタ回路16cと読出しアドレスセレクタ回路17cの切
替用クロックと、伝送信号のフレーム切替用クロック
（１フレームのクロック周波数の1/2の周波数）とを生
成する第１のクロック発生回路２と、 入力する伝送信号の周波数f0の２倍の周波数2f0を有
するクロックを発生し、第1/第２のメモリ（RAM）13c,1
4cの動作クロックとする第２のクロック発生回路３とを
具備している。
に、入力する信号の周波数f0を基にして書込みアドレス
セレクタ回路16cと読出しアドレスセレクタ回路17cの切
替用クロックと、伝送信号のフレーム切替用クロック
（１フレームのクロック周波数の1/2の周波数）とを生
成する第１のクロック発生回路２と、 入力する伝送信号の周波数f0の２倍の周波数2f0を有
するクロックを発生し、第1/第２のメモリ（RAM）13c,1
4cの動作クロックとする第２のクロック発生回路３とを
具備している。
第３図は上述の分散／集中配置変換回路11Cの信号処
理状況を示すもので、第３図（１）が伝送路信号（又は
データ）の情報位置を、第３図（２）が第１のメモリ
（RAM）13cの書込み／読出しタイミングを、第３図
（３）が第１のメモリ（RAM）13cの受信側／送信側の動
作タイミングを、第３図（４）が第２のメモリ（RAM）1
4cの書込み／読出しタイミングを、第３図（５）が第２
のメモリ（RAM）14cの受信側／送信側の動作タイミング
をそれぞれ示す。
理状況を示すもので、第３図（１）が伝送路信号（又は
データ）の情報位置を、第３図（２）が第１のメモリ
（RAM）13cの書込み／読出しタイミングを、第３図
（３）が第１のメモリ（RAM）13cの受信側／送信側の動
作タイミングを、第３図（４）が第２のメモリ（RAM）1
4cの書込み／読出しタイミングを、第３図（５）が第２
のメモリ（RAM）14cの受信側／送信側の動作タイミング
をそれぞれ示す。
以下本発明の実施例の動作を第２図，第３図を用いて
説明する。
説明する。
第1/第２の入力ゲート回路12（１）c,12（２）ｃに
は、伝送路（ａ）から受信されるもので分散配置されて
いる受信信号と、分散／集中配置変換回路11Cで集中配
置したものを分散配置して伝送路（ａ）に送信するため
の送信信号とが入出力する。
は、伝送路（ａ）から受信されるもので分散配置されて
いる受信信号と、分散／集中配置変換回路11Cで集中配
置したものを分散配置して伝送路（ａ）に送信するため
の送信信号とが入出力する。
この第1/第２の入力ゲート回路12（１）c,12（２）ｃ
の開閉は、交互に伝送信号のフレーム切替タイミング
（１フレームのクロック周波数の1/2の周波数）で行わ
れる。尚、この状況は第３図（２），（４）に書込み／
読出しとして示している。
の開閉は、交互に伝送信号のフレーム切替タイミング
（１フレームのクロック周波数の1/2の周波数）で行わ
れる。尚、この状況は第３図（２），（４）に書込み／
読出しとして示している。
一方、入力する信号を第1/第２のメモリ（RAM）13c,1
4cに対して書込むための受信側書込みアドレスは、第1/
第２の書込みアドレスセレクタ回路16c,17cが入力信号
と同一の周波数f0のクロックで選択される。
4cに対して書込むための受信側書込みアドレスは、第1/
第２の書込みアドレスセレクタ回路16c,17cが入力信号
と同一の周波数f0のクロックで選択される。
そして、第１又は第２の書込みアドレスゲート回路18
（１）c,18（２）ｃにてこれを伝送信号のフレーム切替
用クロック（１フレームのクロック周波数の1/2の周波
数）のタイミングで選択し、第１又は第２のメモリ（RA
M）13c,14cへ送り込む。
（１）c,18（２）ｃにてこれを伝送信号のフレーム切替
用クロック（１フレームのクロック周波数の1/2の周波
数）のタイミングで選択し、第１又は第２のメモリ（RA
M）13c,14cへ送り込む。
一方、第1/第２のメモリ（RAM）13c,14cから書込み済
の伝送信号を読出すための受信側読出しアドレスも入力
信号と同一の周波数f0のクロックで選択され、第１又は
第２の読出しアドレスゲート回路19（１）c,19（２）ｃ
にて選択し、第１又は第２のメモリ（RAM）13c,14cへ送
り込む。
の伝送信号を読出すための受信側読出しアドレスも入力
信号と同一の周波数f0のクロックで選択され、第１又は
第２の読出しアドレスゲート回路19（１）c,19（２）ｃ
にて選択し、第１又は第２のメモリ（RAM）13c,14cへ送
り込む。
この受信側書込みアドレスと受信側読出しアドレスで
第1/第２のメモリ（RAM）13c,14cを入力信号の周波数f0
の２倍の周波数2f0を有するクロックで信号の書込み／
読出しを処理する。
第1/第２のメモリ（RAM）13c,14cを入力信号の周波数f0
の２倍の周波数2f0を有するクロックで信号の書込み／
読出しを処理する。
従って、例えば書込み／読出しを行うデータ１ビット
中に１つの第１又は第２のメモリ（RAM）13c,14cに対
し、受信側／送信側に対する処理が行われることにな
る。
中に１つの第１又は第２のメモリ（RAM）13c,14cに対
し、受信側／送信側に対する処理が行われることにな
る。
尚、読出し／書込みアドレスは伝送端局装置１内の図
示省略したアドレス発生回路で作成し出力させたものを
使用する。
示省略したアドレス発生回路で作成し出力させたものを
使用する。
以上のような処理にて分散／集中配置変換回路11Cの
受信側回路と送信側回路とを１つの回路で構成すること
が可能となる。
受信側回路と送信側回路とを１つの回路で構成すること
が可能となる。
以上のような本発明によれば、簡易な回路構成を有す
る分散／集中配置変換回路を提供することが出来る。
る分散／集中配置変換回路を提供することが出来る。
第１図は本発明における分散／集中配置変換回路の原理
を説明する図、 第２図は本発明における分散／集中配置変換回路の実施
例を説明する図、 第３図は本発明における分散／集中配置変換回路の信号
処理状況を説明する図、 第４図は伝送端局装置と伝送路上の信号状況を説明する
図、 第５図は分散／集中配置変換回路の従来例を説明する
図、 をそれぞれ示す。 図において、 １は伝送端局装置、 ２は第１のクロック発生回路、 ３は第２のクロック発生回路、 11はIF、11aは受信側回路、 11bは送信側回路、 11C,11Eは分散／集中配置変換回路、 12は入力ゲート、 12（１）a,12（１）ｃは第１の入力ゲート回路、 12（２）a,12（２）ｃは第２の入力ゲート回路、 13は第１のメモリ、14は第２のメモリ、 13（１）a,13cは第１のメモリ（RAM）、 13（２）a,14cは第２のメモリ（RAM）、 14（１）a,15（１）ｃは第１の出力ゲート回路、 14（２）a,15（２）ｃは第２の出力ゲート回路、 15は出力ゲート、 15（１）a,18（１）ｃは第１の書込みアドレスゲート回
路、 15（２）a,18（２）ｃは第２の書込みアドレスゲート回
路、 16（１）a,19（１）ｃは第１の読出しアドレスゲート回
路、 16（２）a,19（２）ｃは第２の読出しアドレスゲート回
路、 16は第１のセレクタ、17は第２のセレクタ、 16cは書込みアドレスセレクタ回路、 17cは読出しアドレスセレクタ回路、 18は第３のセレクタ、19は第４のセレクタ、 をそれぞれ示す。
を説明する図、 第２図は本発明における分散／集中配置変換回路の実施
例を説明する図、 第３図は本発明における分散／集中配置変換回路の信号
処理状況を説明する図、 第４図は伝送端局装置と伝送路上の信号状況を説明する
図、 第５図は分散／集中配置変換回路の従来例を説明する
図、 をそれぞれ示す。 図において、 １は伝送端局装置、 ２は第１のクロック発生回路、 ３は第２のクロック発生回路、 11はIF、11aは受信側回路、 11bは送信側回路、 11C,11Eは分散／集中配置変換回路、 12は入力ゲート、 12（１）a,12（１）ｃは第１の入力ゲート回路、 12（２）a,12（２）ｃは第２の入力ゲート回路、 13は第１のメモリ、14は第２のメモリ、 13（１）a,13cは第１のメモリ（RAM）、 13（２）a,14cは第２のメモリ（RAM）、 14（１）a,15（１）ｃは第１の出力ゲート回路、 14（２）a,15（２）ｃは第２の出力ゲート回路、 15は出力ゲート、 15（１）a,18（１）ｃは第１の書込みアドレスゲート回
路、 15（２）a,18（２）ｃは第２の書込みアドレスゲート回
路、 16（１）a,19（１）ｃは第１の読出しアドレスゲート回
路、 16（２）a,19（２）ｃは第２の読出しアドレスゲート回
路、 16は第１のセレクタ、17は第２のセレクタ、 16cは書込みアドレスセレクタ回路、 17cは読出しアドレスセレクタ回路、 18は第３のセレクタ、19は第４のセレクタ、 をそれぞれ示す。
Claims (1)
- 【請求項１】フレームの中にある複数のハンドリンググ
ループが分散配置された伝送信号を受信し、該ハンドリ
ンググループが集中配置された伝送信号を出力する伝送
端局装置の送信側および受信側の分散／集中配置変換回
路において、 前記分散配置された伝送信号を該送信側では送信側信号
とし、前記受信側では受信側信号としてフレームごとに
各々ゲーティングする入力ゲートと、 該伝送信号を基にして同じ周波数である第１の周波数信
号、および該入力ゲートへの制御信号として１フレーム
の1/2のクロック周波数の第２の周波数信号をそれぞれ
出力する第１のクロック発生回路と、 該入力ゲートからの該送信側信号および受信側信号をフ
レームごとに書き込みを行う第1/第２のメモリと、 該第1/第２のメモリへの書き込みアドレスとして送信側
書込みアドレスおよび受信側書込みアドレスのどちらか
一方を前記第１の周波数信号に従って選択する第１のセ
レクタと、 該第１のセレクタからの出力を該第1/第２のメモリのど
ちらに引き込むかを前記第２の周波数信号に従って選択
する第３のセレクタと、 該第1/第２のメモリからの読み出しアドレスとして送信
側読出アドレスおよび受信側読出アドレスのどちらか一
方を前記第１の周波数信号に従って選択する第２のセレ
クタと、 該第２のセレクタからの出力を該第1/第２のメモリのど
ちらに引き込むかを前記第２の周波数信号に従って選択
する第４のセレクタと、 前記第１の周波数信号の２倍の周波数の信号を発生する
第２のクロック発生回路と、 前記入力ゲート、第３のセレクタ、第４セレクタ、およ
び第２のクロック発生回路からのそれぞれの出力を前記
第1/第２のメモリに引込み、該第２のクロック発生回路
からの出力に基づき該入力ゲートからの前記送信側信号
および受信側信号を多重化して該第1/第２のメモリに書
込み、他方、該第1/第２のメモリから送信側信号および
受信側信号を読み出し、前記第２の周波数信号に従い該
送信側信号および受信側信号を交互にゲーティングする
出力ゲートとを設け、 前記分散配置された前記送信側信号および受信側信号を
第２のクロック信号に従いフレームごとに交互に前記第
1/第２のメモリに多重化して書き込むとともに、一方、
書込み中ではない該第1/第２のメモリから信号を読み出
し、前記出力ゲートから集中配置された伝送信号を送信
側および受信側でそれぞれ出力することを特徴とする分
散／集中配置変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157921A JP2870813B2 (ja) | 1989-06-20 | 1989-06-20 | 分散／集中配置変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157921A JP2870813B2 (ja) | 1989-06-20 | 1989-06-20 | 分散／集中配置変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322730A JPH0322730A (ja) | 1991-01-31 |
| JP2870813B2 true JP2870813B2 (ja) | 1999-03-17 |
Family
ID=15660373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157921A Expired - Fee Related JP2870813B2 (ja) | 1989-06-20 | 1989-06-20 | 分散／集中配置変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2870813B2 (ja) |
-
1989
- 1989-06-20 JP JP1157921A patent/JP2870813B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0322730A (ja) | 1991-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |