JPS5824986B2 - スイッチングマトリックスの割込制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、スイッチングマトリックスの割込制限がある
側からも割込可能とする割込制御に関するものである。

従来よりスイッチングマ１−ＩＪツクスの出線からのの
割込が不可能なスイッチングマトリックスを単位格子と
して構成した空間分割形通話路網においては、第１図に
示すように既設定パスに割込む場合、一般に割込方向に
制限がある。

これは、叉点の選択論理を簡単化し、叉点スイッチング
素子およびスイッチングマトリックスの制御回路の単純
化を図っているからである。

第２図ｄは、具体的な叉点選択論理の１例を示したもの
であるが、この様な叉点選択論理にすると、スイッチン
グマトリックスの出線またはＸ方向からの割込は不可能
である。

一方、社会生活の高度化、複雑化に伴ない、種種の新サ
ービスが要求される傾向にある。

また、新サービスの導入に伴ない、特殊な試験接続の必
要性も生じてくるものと予想される。

この様に通信サービスの将来形を考えると、前述したよ
うな割込方向に制限があるスイッチングネットワークで
はパス設定の融通性に欠けることは明らかであり、複雑
な接続・割込を要求される新サービスに充分対処できな
くなることが考えられる。

ここで、本発明を明確にするうえでも重要なので、従来
の制御方式を更に詳細に説明する。

第１図は、従来の割込制御のブロック図を示したもので
、従来は、トランクリンク３側からの割込が不可能であ
るため、割込用トランク７よりトランクリンクネットワ
ーク３、ラインリンクネットワーク２、割込用リンク６
を介し、ラインリンクネットワーク２内の叉点５で、加
入者電話機１□ラインリンクネツトワーク２−一トラン
クリンクネットワーク３−トランク回路４の通話パスに
割込を行なうようにしている。

しかし、叉点５での割込制御は第２図ａ、ｂ、ｃ、ｄに
示すようにして制御される。

即ち、第２図はそのａでラインリンクネットワーク２を
構成する単位格子からなるｍｘｎのスイッチングマトリ
ックスを、そのｂで個々の叉点５′についての制御系を
、またそのＣでは１叉点の詳細なブロックを、更にその
ｄではＣにおける１叉点の制御論理を示している。

これら第２図ａ、ｂ、ｃ、ｄによると、個々の叉点５′
は、制御情報ｘｎ、ｙｍ（ｎ＝０−ｎ 、ｍ＝０〜ｍ）
を記憶する記憶回路８の出力に基づいて駆動回路９が駆
動制御され、駆動回路９が駆動されたときのみ叉点スイ
ッチ１０が導通されるようにしたものである。

この場合、駆動回路９が駆動されるか否かは第２図ｄの
論理テーブルによるわけである。

次に、前述した選択論理のスイッチングマトリックスで
ラインリンクネットワーク２を構成した場合、割込方向
に制限が生ずることを説明すると制御装置ＣＴＬ（図示
せず）よりＸ情報については被割込および割込パス設定
時に同−Ｘ情報リードに１１“情報を送出し、またＸ情
報については被割込パス設定時および割込パス設定時に
それぞれ別個のＸ情報リードに１１“を送出するように
すれば、同一の出線、例えば出線Ｖ。

には２本の入線Ｈｅ 、 Ｈ，が接続されるようにする
ことが可能となるのである。

しかし、割込用リンク６を経由せずにトランクリンク３
側から割込むには、同一の入線（Ｈｉ ）（ｉ ＝ ０
〜ｍ ）に対して２本の出線（Ｖｉ。

Ｖｉ’）（ｉ＼ｉ’、ｉ−０〜ｎ）が接続されなければ
ならない。

この接続をするには、あるｙ情報ｙｉに１１“を送出中
にＸ情報ｘ ｉ 、 ｘ ｉ’を２ ｏｕｔ ｏｆ８で
指定しなければならない。

なぜなら、ｙに１１“Ｘにゝ０“が送出された叉点の記
憶回路８はリセットしてしまうからである。

この様な構成では、新サービスの導入に伴ない割込接続
が増えた場合に力ロ人者側に多くの割込用リンクが必要
となり、また、第１図の例では割込用リンクで折返すた
めにトランクリンク側から割込む方式に叱べ、ラインリ
ンクネットワークのリンクブロック率が高くなる欠点が
ある。

加入者側に割込リンクを設ける案も考えられるが、割込
のために専用のリンクを設けるのではネットワークとし
て高価なものになる。

本発明の目的は、上記した従来技術の欠点をなくシ、経
済的なスイッチングマトリックスの割込制御方式を供す
ることにある。

本発明の特徴は、スイッチングマトリックスの割込制限
がある側に記憶回路を設けて被割込パスの又点閉成情報
を記憶し、割込パスの受信時に記憶された被割込パスと
割込パスの叉点制御情報を２ ｏｕｔ ｏｆ ｎ で送
出することにより、スイッチングマトリックスの割込制
限がある側からも割込を可能としたことにある。

以下、本発明を第３図により説明する。

第３図は、本発明によるスイッチングマトリックスを示
したものである。

図中、１１は論理和回路、１２は被割込パスの叉点制御
情報を記憶する記憶回路、１３は割込パスの叉点制御情
報を記憶する記憶回路である。

このように、記憶回路１２，１３からの出力を論理和回
路１１を介して叉点の記憶回路８に叉点制御情報を２ｏ
ｕｔ ｏｆ ｎで送出することにより、大制御線ｙｉに
接続された欠点の記憶回路８を２ヶ選択できるので出線
からの割込が可能となるのである。

この第３図では、記憶回路１２，１３は、１０進化情報
を記憶する例であるが、本憚明は、これにとられれるも
のでなく、記憶回路１゛□・３，１３には２進化情報を
記憶して記憶回路１２．１３の出力側に２進１０進変換
回路を設け、１０進化された叉点制御情を論理和回路１
１に送出する方法でも実現することができることは勿論
である。

また、この場合の記憶回路１３は必ずしも必要なもので
はない。

これは、制御装置ＣＴＬより割込パスの叉点制御情報を
直接論理和回路１１に送出する際、既に記憶回路１２に
記憶されている情報をその送出に同期して論理和回路１
１に送出するようにすれば、何等必要ではないからであ
る。

以上述べた様に、本発明においては、スイッチングマト
リックスの割込が従来不可能な側に、叉点制御情報の記
憶回路を設け、被割込パスと割込パスの叉点制御情報を
論理和が送出する様にしたので、スイッチングマトリッ
クスの入線、出線いずれの方向からも割込が可能となり
、割込制限のあるスイッチングマトリックスの各欠点が
改良できる。

即ち、割込用リンクが不用となり、かつ割込接続による
リンクブロック率の増加を最小に押えることが可能とな
る。

更に、本発明で、付加される記憶回路は、入線、出線の
両方向からの割込が必要とするスイッチングマトリック
スまたはスイッチングマトリックス群対応に設ければよ
いことおよび近年の半導体技術の進歩により高集積度記
憶回路が安価に入手できることを考えれば、経済的、且
つ融通性に豊むラインリンクネットワークが実現される
ことにもなる。

【図面の簡単な説明】

第１図は従来の通話路網における割込ブロック図、第２
図ａ、ｂ、ｃ、ｄは第１図のラインリンクネットワーク
におけるスイッチングマトリックス、”スイッチングマ
トリックスの制御系、１叉点の詳細ブロック図、叉点の
制御論理テーブル、第３図は本発明によるスイッチング
マトリックスの割込制御のブロック図である。 ２・・・・・・ラインリンクネットワーク、８・・・・
・・叉点用記憶回路、９・・・・・・駆動回路、１０・
・・・・・叉点スイッチ、１１・・・・・・論理和回路
、１２・・・・・・被割込パスの叉点制御情報記憶回路
、１３・・・・・・割込パスの叉点制御情報記憶回路。

Claims (1)

1. 【特許請求の範囲】 １ ラインリンクネットワークのスイッチングマトリッ
   クスにおける制御情報ｙ、Ｘを同時に受信したときに叉
   点が閉成し、情報ｙのみが受信されたときは叉点が開放
   されるようにしたスイッチングマトリックスにおいて、
   制御情報Ｘを記憶する記憶回路をスイッチングマ） Ｉ
   Ｊラックスるいはスイッチングマトリックス群に対応し
   て割込制限のある側に設け、被割込パスの第１の制御情
   報Ｘを上記記憶回路に記憶させ、割込パスの第２の制御
   情報Ｘの受信時あるいは受信後に上記記憶回路に記憶さ
   れた第１の制御情報Ｘと第２の制御情報Ｘとが論理和が
   採られて第１、第２の制御情報Ｘが同時にスイッチング
   マトリックスに２ ／ ｎ形成で送出されることにより
   、割込制限のある側からも割込を可能とすることを特徴
   とするスイッチングマトリックスの割込制御方式。 ２ 第２の制御情報Ｘの受信後に第１の制御情報Ｘと論
   理和が採られるときは、第２の制御情報を一旦記憶する
   ための記憶回路が設けられることを特徴とする特許請求
   の範囲第１項記載のスイッチングマトリックスの割込制
   御方式。