JP3273950B2 - デジタルパルス幅変調ディスプレイシステムにおけるバンド幅及びフレームバッファサイズの低減 - Google Patents

デジタルパルス幅変調ディスプレイシステムにおけるバンド幅及びフレームバッファサイズの低減

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Description

【発明の詳細な説明】 発明の分野 本発明は、静止画及びビデオのシーケンスでのグレー
スケール又はカラー画像を作り出すためにパルス幅変調
を用いるディジタルディスプレイシステムの分野に関す
る。特に、本発明は、バンド幅とフレームバッファサイ
ズの両方を減らすためにそういったシステムにおいて、
従来のビデオ信号フォーマットを空間光変調器デバイス
にインタフェースする方法及び装置に関する。
発明の背景 従来的な実施に従い、かつ、陰極管表示装置の歴史的
優位性に大きく依存して、ビデオ信号は、ディスプレイ
デバイスへの表示又は通信のためにシリアル化プロセス
によってフォーマットされる。簡便のために、このよう
なディスプレイのことをここではシリアルディスプレイ
と呼ぶ。シリアルディスプレイでの各連続した２次元画
像あるいはフレームは、連続したラインで横線に沿って
かつ垂直に画像の下方に繰り返すジグザグパターンで走
査される。ある時間のそれぞれのポイントにおいて、デ
ィスプレイ上の特定の位置の色と輝度はビデオ信号で決
められる。このシグナルはデジタル化され、また、MPEG
デコーダとコンピュータディスプレイサブシステムのよ
うなダイレクトデジタルソースの典型である。このこと
は、アナログ信号がデジタル化されるときに２次元画像
データの従来の時間命令が維持され、そして同じくMPEG
デコーダとコンピュータディスプレイサブシステムのよ
うなダイレクトデジタルソースの典型であるということ
である。このことは、従来のビデオ命令（及び表示）が
１ピクセルのデータワードを作り上げている複数のビッ
トが時間内に一緒に通信（伝達さ）れ、複数のピクセル
が次々と通信されてラインを構成し、連続するラインの
ラインシーケンス（列）はフレームを形成し、複数のビ
デオシーケンス（列）はフレーム毎に決定されるという
ことである。従って、画像データはこのような従来の表
示装置の走査速度で受け取られる。このため普通のテレ
ビジョンあるいは類似の表示装置に画像データを記憶さ
せる必要がない。
いわゆるデジタルディスプレイは今日当業界において
よく知らている。デジタル表示装置を用いて画像を表示
するとき、１つのデータビットがそれぞれの画素（ピク
セル）の状態を定める。それ故、それぞれのピクセルは
データビットの２進状態に従って「ON」あるいは「OF
F」である。いっそう可変的な画像を形成するために、
パルス幅変調（PWM）を用いて選択可能なグレースケー
ルを与えることが望ましく、そしてそういった増大した
可変性を画像についてもっと多くの情報あるいはもっと
多くの現実味を与えるために用いることができる。例え
ば、「ON」ピクセルは白であり、「OFF」ピクセルは黒
であるディスプレイを考える。中間状態、例えば灰色を
得るために、ピクセルを「ON」と「OFF」の間で等しく
トグル（行ったり来たり）させることができる。ピクセ
ル表示時間が十分に短いなら、見ている人の目と頭脳の
システムは自動的にこのトグルするピクセルをまとめ
て、黒又は白ではなく、どちらかと言うと、灰色の画像
を覚知する。もっと明るい又は暗い灰色を得るために、
信号ワードの倍数対応ビット状態に従いピクセルがより
長い又は短い時間その状態にあるようピクセルをトグル
させつデューティサイクルを調整することができる。換
言すれば、ピクセルの明るさ／暗さの度合いを変えるた
めに、「ON」パルスの幅を「OFF」パルスの幅に関連し
て調整（変調）する。
グレースケールを生じさせるためにPWMを用いる技術
は、ディスプレイ技術でカラーを生み出すためにPWMを
用いる技術に直接適用できる。不必要で無関係のことを
詳細に述べて本発明を不明瞭にするのを避けるために、
従来技術及び本発明のいくつかの部分に関しては白黒グ
レースケールのディスプレイについてのみ説明する。こ
れらの技術が３原色を組み合わせて多色表示することに
直接応用できることは当業者にとって明白である。本発
明の表示により、その技術はカラーについても同じく使
用されることが理解される。
加重（重み付け）PWMシステムは、複数のさまざまな
継続時間のより小さいセグメントに分割された表示継続
時間を利用することによって出力を変調する。ビットの
加重（重み付け）は、ピクセル上にデータ値が存在する
時間、即ち、書き込まれる時と、その後に上書きされる
間の時間によって支配される。従来技術のシステムは、
ピクセルの信号ワード内の各ビットがその前のものの加
重の半分を有する２進基数番号コーティング及び加重を
用いており、そこではピクセル信号ワードの各ビットは
その前者の加重の半分を有し、そして対応するセグメン
ト継続時間は同じ方法で調整される。変調された信号
は、特定のパラメータを表わす信号を発展させるために
フレーム内のすべてのセグメントのうちのいくつかをア
クティブにし、又はすべてをアクティブにしない。この
方法と装置は灰色のさまざまなレベルを選択するように
ディスプレイ（表示装置）に用いることができる。従来
では、２値加重グレースケールは2nレベルの灰色を選択
することができる（ｎは２値加重のビット数）。
デジタルディスプレイの１つのタイプはシリコン光変
調器として知られている。シリコン光変調器の一例は、
1994年５月10日に発行されBloom他に付与された米国特
許第5,311,360号に開示されている。この特許は、参考
としてここに組み込まれる。もう１つのシリコン光変調
器がテキサスインスツルメント（Texas Instruments）
が出願したヨーロッパ特許出願第EP−Ａ−0610665に開
示されている。従来のシリアルディスプレイと異なり、
このタイプのデジタルディスプレイは一度にディスプレ
イピクセルをアップデート（更新）しない。テキサス・
インスルメンツが開示するディスプレイの１つのタイプ
のものはアレイのすべてのピクセルを同時にアップデー
トする。現在において、1024x1280ピクセル、即ち、1,3
10,720ピクセルを持つ高解像度ディスプレイの場合、一
度にアップデートする必要がある。
他の理由ではなく、とりわけこの理由により、ある種
のシリコン光変調器アレイ（チップ又は構成要素のかた
ちで）は、一度にアレイの全てのピクセルをアップデー
トするより、むしろピクセルのグループ毎にアップデー
トするので、100万以上のデータビットを一度に転送す
る際の接続及びバンド幅問題を軽減する。例えば、1995
年６月７日の優先権の主張をし1996年12月19日に公開さ
れたWO−Ａ−96 41224と、1996年４月22日の優先権を主
張し1997年10月30日に公開されたWO−Ａ−97 40487を参
照されたい。これら２つの出願は共に参考文献としてこ
こに組み入れられる。アップデートは、それによって、
このようなデータのグループが光変調器に転送され表示
されるイベントである。一般に「アドレス指定」（addr
essing）と呼ばれる時間内のアップデートイベントの順
序づけは、アップデートが古いデータに上書きし新しい
時間周期を開始することによって前のアップデートの時
間周期を中断するように、好ましいPWM効果を生成す
る。米国特許第5,311,360号では、シリコン光変調器は
格子光弁（GLV;Grating Light Valve）を含む。この特
許文献で例えば、グループはピクセルの完全な横線、即
ち、「横列」を含み、そして横列はパラレルでアップデ
ートされる。
上に論じたように、PWMビデオディスプレイシステム
では、特定のピクセルのグレイレベルを定めるデジタル
データワード内のビットはピクセル毎にシリアルデータ
ストリームとして到着する。しかしながら、シリコン光
変調器において、データのアップデートはフレーム周期
内に分散された時間の異なる点において起こる。それ
故、デジタルPWMディスプレイ上に従来のビデオソース
を示すとき、バッファメモリは着信ビデオとシリコン光
変調器の間で相互に作用するように要求される。着信ビ
デオ信号は一般にPWMではないが、どちらかと言うとデ
ジタル、一般に２進法で、コーティングされる。ビデオ
ディスプレイ信号はPWMである。着信ビデオデータタイ
ミングと表示データタイミングの間の典型的な関係を４
ビットグレースケールに関して図１に示す。ライン０か
らのデータの最上位ビット（MSB）は、ライン1023から
データが受け取られるまで、ディスプレイのアップデー
トに使えないことに留意されたい。ライン０のMSBとす
べての中間データ値は平均時間内に記憶されなければな
らない。
着信ビデオとシリコン光変調器の間に相互に作用し
て、従来技術の場合、ダブルバッファのフレームメモリ
が用いられる。ここで、１つのメモリバンクには着信ビ
デオフレームのデータが書き込まれ、同時に前のフレー
ムのデータが２番目のバンクから読み出される。フレー
ム時間の終わりにおいて、バンクの機能は交換される。
即ち、前に書き込まれたバンクは今読み出され、前に読
み込まれたバンクは新しいフレーム日付で上書きされ
る。このようなシステムはビデオ情報の２つの全フレー
ムを持つために十分なメモリ容量を持っていなくてはな
らない。1024x1280の高解像度において、従って上に論
じられたシステムの場合、1,310,720の２倍のピクセル
（2,621,440ピクセル）の情報が記憶される。８ビット
グレースケールのPWMシステムでは、これらのフレーム
バッファは20,971,520ビットのデータメモリ容量を有し
ていなくてはならない。従来技術のカラーシステムはそ
のデータメモリ容量必要条件の３倍のデータメモリ容量
を有する。さらに、メモリシステムは、1024x1280のカ
ラーシステムにおける読み書き両方のアクセスが700メ
ガバイト／秒又はそれ以上に維持されたバンド幅を必要
とする。これらの必要条件に従う実装は、商業的に利用
可能なRAM要素を用いると非常に高いものになるである
であろう。先の開示は、シリコン光変調装置の簡素化、
バッファメモリのピークバンド幅の低減及びシリコン光
変調器のインタフェースに関する最適化について説明し
ているが、これはドライブシステムの一部としてのダブ
ルバッファのフレームメモリを想定し又は説明してい
る。
さらに、フレーム周期の継続時間を通して、全フレー
ムデータは対応するPWMディスプレイアドレス指定シス
テムを形成することに即応できる。換言すれば、単一フ
レームのすべてのデータが記憶されると、横列のような
グループに関する同様に加重されたビットは集められ同
時にその横列内に表示される。従って、こようなシステ
ムは上に記述した十分なメモリ量を持つ必要があるだけ
ではなく、そのメモリは着信ビデオデータレートの少な
くとも２倍のレートをサポートする読み書きバンド幅の
能力を持っていなくてはならない。このようなシステム
では、このことは750メガバイト／秒以上（現在の技術
では20個の高価なメモリチップ）のバンド幅を必要とす
る。先の開示は、シリコン光変調装置の簡素化、バッフ
ァメモリのビークバンド幅低域及びシリコン光変調器の
インタフェースに関する最適化について記述している
が、これはドライブシステムの一部としてダブルバッフ
ァのフレームメモリを想定し又は説明している。
必要とするものは、従来のビデオソースとインタフェ
ースするために完全にダブルバッファの高速フレームメ
モリのサポートを必要としないPWMグレースケール若し
くはカラー又はその両方を与えるデジタルディスプレイ
システムである。
発明の概要 フレーム毎に受け取られ各ピクセルの一緒に到着する
すべてのデータビットに対してフォーマットされた着信
シリアルデジタルビデオデータストリームを同様に加重
されたビットのシーケンスとしてフォーマットされたデ
ジタルPWMに変換する方法と装置が用いられる。着信ビ
デオデータは一時的にデジタルメモリに記憶される。コ
ントローラは、それぞれのバッファが同様に加重された
ビットだけを持つ複数のバッファに前記メモリ内のデー
タを編成する。データはバッファ内でグループとして集
められる。次にデータは、好ましいPWM信号を作り出す
ためにフレーム時間の所定の部分の後に、同様に加重さ
れたビットのグループとしてディスプレイ装置に結び付
けられる。それぞれの着信ビデオデータのビットがフレ
ーム時間の部分の間記憶されるので、本発明は、従来技
術のものと比較して、バッファメモリの総量のデシメー
ション（低減）を容易にする。
発明の最初の実施態様は、着信ビデオデータワードを
多数の論理的に分離したビットチャネルに分割する回路
である。これらのビットチャネル内のデータは、そのデ
ータが表示されるまでそれぞれのバッファが該データを
遅延させるのに必要な量だけを持つように構成されたい
ろいろなサイズのバッファの中に流れ込む。データ項目
がシリコン光変調器に転送されてアップデートサイクル
で表示された後、そのデータアイテムを記憶したメモリ
セルは自由になり新しい着信データ項目のために再利用
される。
バッファチャネルの数Ｎが２値のPWMグレースケール
データワード内のビット数と等しくなるように、かつ、
表示される画像を決める情報のビット数よりも決して大
きくならないようにシリコン光変調器アドレス指定シス
テムを構成することができる。Ｎが小さい場合、アドレ
ス指定及び制御回路の複雑さは低減される。全ビデオフ
レームのダブルバッファは取り除かれ、その代わりに、
バッファを好都合に、低コストDRAMのようなひとつの大
容量メモリデバイス内の先入れ先出しメモリ（FIFO）あ
るいは多数の円環状バッファとして実装することができ
る。発明の利点はシステムコストが下がることである。
本発明は、我々が1996年４月22日の優先権の主張をし
て出願し1997年10月30日に公開されたWO−Ａ−97 40487
に開示されるような最適化されたアドレス指定システム
と共に用いることに特に適する。そういったアドレス指
定システムを用いて、データが表示される前にデータの
平均遅延時間を減らすことによって合計バッァ量必要条
件を最小にすることができる。
図面の簡単な説明 図１は、従来技術の典型的なビデオタイミング関係を
示し、シリコン光変調器アップデートについての着信ビ
デオデータとこのデータの出力との時間的関係を示す
図。
図２は、本発明の一般化された装置のブロック線図で
ある。
図３は、本発明の好ましい実施形態の４ビットグレー
スケールでの２値加重のシリコン光変調器アップデート
についての着信ビデオデータとそのデータの出力との時
間的関係を示す図である。
図４は、非２値加重の時間セグメントに対するアップ
デートシーケンスを示す図。
図５は、不動作時間あるいはブランクに対するアップ
デートシーケンスを示す図。
図６は、フレームシーケンスカラーシステムのアップ
デートシーケンスを示す図。
図７は、グレイサブコーティングFSCシステムのアッ
プデートシーケンスを示す図。
好ましい実施形態の詳細な説明 図２は本発明の実施形態の一般化されたシリコン光変
調器ディスプレイシステムのブロック線図を示す。PWM
を利用した従来技術の着信ビデオ信号がコーナーターニ
ング回路200につながれる。好ましい実施態様におい
て、ビデオ信号はいくつかのビットを加重する目的で２
進基数コーティングを利用する。Ｎビットの加重が存在
する。従来技術の実施では、着信ビデオ信号は、次のピ
クセルに対していかなるビットを与える前にひとつのピ
クセルにすべてのビットを与えるように編成される。
本発明のシリコン光変調器ディスプレイ270は、好ま
しくは、米国特許第5,311,360号に開示されるようなGLV
である。このGLVは１つの横列の全ディスプレイデータ
を同時にアップデートするように構成されている。同様
に加重されたPWMビットのためのビットはすべて同時に
アップデートされる。アップデートシステムは、好まし
くは、我々が1996年４月22日の優先権を主張して出願し
1997年10月30日に公開されたWO−Ａ−97 40487の開示に
従う。その発明によれば、グループあるいは横列は同時
にアップデートされないが、それよりもむしろ、ディス
プレイデータの負荷に関するバンド幅必要条件を減らす
ために、あるアルゴリズムに従う。さらに、一般に、異
なる加重のビットは、連続するアップデート処理におい
てディスプレイの互いに隣接していない横列につながれ
ている。従って、グループパーティションにおいて同様
に加重されたビットを集めることが必要である。
コーナーターニング回路200は、着信ビデオデータワ
ードを複数のＮビットチャネルに分けるように構成され
ている。この回路は、グループの大きさがバンド幅制約
とバッファメモリデータワードサイズに依存する同じビ
ットチャネルに行くビットのグループを集める。このビ
ットチャネルの分離を行う方法は、ビットプレーンコン
ピュータディスプレイシステム（例えば、いくつかのIB
Mのビデオデァスプレイアダプタ、あるいは「VGA」モー
ド）の分野、あるいは置き換え機能が同等な順序付けを
必要とするコンピュータマトリックス算術の分野で周知
である適当な方法とすることができる。置き換え機能
は、横列と縦列のアレイアクセスオーダーを変換し（軸
交換）、あるいは、特に本発明において、同じように加
重されたビットのグループが出力されるように（ワード
の集まりをスライスしたものとして）、ビットアレイの
直行する軸間のアレイアクセスオーダーを交換する。そ
れ故、ここでは、この機能のことを「コーナーターニン
グ」と呼ぶ。この機能は、その最も減少した形式におい
て、一度に１ビットを多重送信（選択）する機能であ
る。しかしながら、更に典型的には、その機能は、10ビ
ットx8ビットのレジスタアレイを包み、このレジスタア
レイにワード幅バスから８ワードが順次負荷され、レジ
スタが満たされると、10バイトのように別のバイト幅バ
スで別の方向に読み出される。要約すると、その機能
は、メモリデータバス幅に見合うようにするため、時間
に関する部分的順序替えである。この時間的順序替え
は、ビデオ入力順序とシリコン光変調器アップデート順
序のインターフェースに影響を与えるようバッファメモ
リによって下流方向に達成される。
コーナーターニングブロック200から出力されるデー
タ出力はデータバス210に接続され、このバス210は次
に、順序付け・制御装置（コントローラ）230の下でＮ
個のバッファメモリ220に接続されている。コーナータ
ーニング回路200とバッファメモリ220をつなぐデータバ
ス210はビデオバンド幅及び回路速度に最適な幅のもの
が選ばれ、上述したようにコーナーターニング回路に影
響を与える。最も好都合に、システムを通じてのバス幅
は８、16又はその他２の累乗のビット数幅であり、異な
る加重のデータ、ビットチャンネル又はカラー成分は、
適当にハードウェアを減らすために時間多重送信とする
ことができる。ピクセルグループに細分類されるシリコ
ン光変調器アレイ、全体のバス幅、データのシリアル
化、及びその他の実装に依存して、ブロック間の特定の
実装においてバッファ及び制御回路を多少追加すること
が必要であるかもしれないことは当業者にとって明白で
ある。不必要で無関係の詳細を述べて発明を不明瞭にす
るのを避けるために、この追加のバッファ及び制御回路
については概要を述べることにとどめる。そういった代
替実装は本発明の開示に含まれる。
バッファメモリ220は、従来技術を用いて、静的割振
りスペースを有する１又は２以上の物理的な記憶装置の
中に納められた可変長の円環状バッファとして好都合に
構成される。バッファメモリ220は、DRAM、SRAM、FIF
O、シフトレジスタ、VRAMといった半導体メモリを含み
（但し、これらに限定されない）、適当なタイプのメモ
リとすることができる。
本発明によれば、バッファサイズは１つのビットチャ
ネルから次のビットチャンネルまで大きく変動するであ
ろうし、また、明白なことであるが、その相対的な大き
さはPWMビット加重と関係がある。これは、いくつかの
チャンネルについて階層的なメモリ割付又は「キャッシ
ュ」を用いる機会を提供する。タイミングデータバス回
路として同一チップ内に組み込まれる小さい（従って、
低コストの）メモリブロックは、外部バッファメモリ
（例えばバルクDRAM）に対して要求されるバンド幅条件
を非常にゆるくする。従って、いくつかの応用におい
て、システム全体のコストダウン及び消費電力の低減を
行うことができる。例えば、２ビットのPWM2進基数シス
テムを考えて下さい。フレームを表示するビットの半分
は短いビットであって、そして半分は長いビットであ
る。従来のビデオデータが流れ込むと、グループあるい
は横列のデータが受け取られる。我々の先の特許に開示
される技術のアルゴリズムの性質のために、横列（即
ち、ビデオライン）のデータが受け取られた後、短時持
続ビットをすぐにディスプレイにつなぐこととしてもよ
く、他方最も長期にわたるビットはフレーム周期の４分
の１の時間記憶されなくてはならない。従って、短時持
続ビットに対してはただ１行（ライン）だけの記憶装置
が必要とされるのに対して、最も長期にわたるビットに
関しては多くの行（縦の合計の４分の１）のバッファが
要求される。
１ピクセルが８ビットの２値加重PWMシステムにおい
て、４つの最下位ビットチャンネルはシステムバッファ
メモリの約６％を、システムバンド幅の約50％を要求す
る。半導体チップ間の境界の向こうのバンド幅は内部バ
ンド幅より高価であることはよく知られており、他方、
ロジックサーキット（例えばASIC）のメモリの１ビット
当たりのコストは、流通品のメモリ（例えばDRAM）より
高い。さらに、より速い記憶装置は容積がより小さいく
なる傾向がある。設計者は、好ましいシステムパラメー
タを最適化するため、特定の実装でのメモリの選択を行
うことができる。
本発明は、縦横列アレイとして構成された複数のピク
セルを含む表示装置用に設計された。装置は、ピクセル
の横列が1024、縦列が1280のGLVタイプのシリコン光変
調器270を含む。アップデートサイクルにおいて、順序
付け・制御論理230の下で、ビットチャネルバッファメ
モリからの表示データが縦列ドライバ260を形成する横
列の1280個のレジスタに入れられる。縦列ドライバ260
によって与えられた縦列データに対してアップデートさ
れる１つの横列の全ピクセルを横列ドライバ240が選択
するので、データはシリコン光変調器270に書き込まれ
る。このプロセスは以下に述べるアクセス指定システム
に従って繰り返えされる。
我々が1996年４月22日の優先権を主張して出願し1997
年10月30日に公開されたWO−Ａ−97 40487は、バンド幅
を低減し、かつ、PWM加重（周期）の大きさの順序替え
及び選択について大きな柔軟性を有するという利点を含
むPWMアドレス指定システムを記述する。さらに、次の
特性をもまた与えている。
ｉ）各PWMビット加重に対して、データは、その到着と
同じシーケンス（順序）で示される。
ii）各ビットチャネルに関して、データの到着と表示と
の遅延時間は一定である。
iii）PWMセグメント（ビット加重）をどのような順序で
でも表示できる。
これらの特性は本発明に利点を与えるように次の方法
で用いられる。相互に関係する特性ｉ）とii）は、必要
とされるビットチャネルの数がグレースケールのワード
の大きさに等しいように用いられる。その数は、好まし
い実施形態においてはたったの10である。特性ii）によ
り、遅延時間は、比較的単純な円環状バッファを用い
て、従ってより少ない順序付け・制御装置を用いて達成
される。各データアイテムの読取に対して１つが書き込
まれる。ビットチャネル間の実質的な差のみが実行され
る遅延時間であり、それ故円環状バッファの大きさであ
る。
図３は、1024のシリコン光変調器横列、1024のビデオ
ラインのシステムにおけるシリコン光変調器アップデー
トシーケンスに対するビデオ入力シーケンスに関連する
好ましいアドレス指定システムを示す。この図において
は、わかりやすくするために、４ビットの２値加重を示
す。各ビットチャネルがPWMシーケンスにおける先行す
るビット加重の合計に比例するバッファサイズだけを必
要とすることに留意すべきである。時間データは、表示
されるべき以前のビットを待ちながら列を作らなければ
ならない。いっそう正確に言えば、次のようになる。
ここで、Wiはビデオライン（ビデオライン周期の倍数
として表されるデータの周期）に関するｉ番目のビット
の加重、Ｎはビットチャネルの数、そしてＬはライン毎
のピクセル数である。単位はビットである。
本発明の好ましい実施形態では、特性のiii）は、最
初にディスプレイLSBを、最後にMSBを選択し、かつ、２
値加重PWMを選択することによってバッファメモリサイ
ズの総計をさらに最小にするために用いられる。換言す
れば、一群のLSBが集められると、それらはすぐにディ
スプレイにつながれるで、さらなるメモリを必要としな
い。この1024x1280ドットの10ビットカラーチャンネル
システムでは、LSB（ビットチャンネル０）は各カラー
チャンネルに対し１ラインのバッファ（1280ビット）を
必要とし、ビットチャンネル１は２ラインを必要とし、
ビットチャンネル２は４ラインを必要とし、同様に最高
で９ビットに対し512ラインを必要とする。必要とされ
る合計バッファメモリは、3x1023x1280ビット（RGBカラ
ー）、すなわち、従来のダブルバッファが必要とする量
の20分の１以下であり、512KB:10MB（1/20）以下であ
る。このように、バッファメモリサイズが極めて大きく
縮小されることになる。
入力から出力までのシーケンスとともにバッファメモ
リ内容の変更を正確に示すために、１つのGLVに関する
仮定の（単純化された）16ラインビデオ、４ビットグレ
ースケールシーケンスを考えて下さい。Ｌ（１ラインの
ピクセル数）は一定であるので、前記仮定は「ビットラ
イン」に関して与えられていずれの水平解像度のGLVに
適用される。前記仮定は、各着信ビデオラインに関し
て、４つの対応シリコン光変調器アップデート（１つ１
つが各ビットチャンネルに対するもの）を表わし、さら
に、どういったデータがビットチャンネルバッファに記
憶されるかを表す。例えば、ビデオライン３から来るす
べてのビット２は、ビデオライン７と、ビットチャネル
２のバッファが４ライン長さであることを必要とする
間、アップデートに用いられる。このバッファメモリを
使用することにより、我々が1996年４月22日の優先権を
主張して出願し1997年10月30日に公開されたWO−Ａ−97
40487に詳細に説明されているバンド幅改良及びアドレ
ス指定システムの恩恵を得ることができる。
他の実施形態 ビデオシステムの多くの特性は、認知されるフレーム
フリッカ、他の精神的視覚効果、光効果、コスト、物理
的な物質等の種々のパラメータに役立つように最適化さ
れる。好ましい実施形態は、着信フォーマットでのライ
ン数が２つの累乗であり、かつ、ブランク時間（水平及
び垂直「フライバック」）のような発生の可能性のある
症状を含まない1024x1280のドットのビデオフォーマッ
トに関して記述した。以下は、本発明と設計サイズの柔
軟性及びさらなる詳細を示すものである。
ある特定の状況の下でPWM加重は２の累乗として、あ
るいは、又は２の非整数値累乗であるようには選択され
ない。例えば、悪化データパターンによるフリッカを減
少させるために、我々が1996年４月22日の優先権を主張
して出願し1997年10月30日に公開されたWO−Ａ−97 404
87に記載されるように、トップビットスプリット（top
−bit splitting）が用いられた。図４はタイミング図
を示す。ここで、２つのMSBは半分に分けられ、交互に
表示される。1024ライン表示に適用されるこの例におい
て、これらのMSBはそれぞれ、256と512ラインのバッフ
ァに代えて、640と768ラインのバッファを要求し、1023
を対照した場合、合計で1663ラインを要求する。これ
は、従来技術のものと比較すれば大きな低減であり、ま
た、LBSをキャッシュすることからバンド幅を節減する
ことができる。上の式は一貫して２の非累乗の加重であ
る。MSBのビットチャネルバッファは１回書き込まれ、
しかしそれぞれ２回読み出され、よってある程度より複
雑なシーケンスを必要とすることに留意されたい。
着信ビデオ信号の水平帰線消去は、データ転送速度を
滑らかなにするために小さいFIFOが用いられるため、ほ
とんど問題を表さない。しかしながら、垂直帰線消去は
はるかにより長い継続時間を有し、実質的にバッファを
必要とする。例えば、40ラインの垂直帰線消去を備える
着信ビデオ信号は、入力転送速度を出力転送速度と一致
させるために各ビットチャンネルに関して最大で40ライ
ンの記憶容量を必要とする。これによりトータルシステ
ムメモリ必要容量が過度に増えることはないけれども、
LSBのキャッシングによりいっそうコスト増になる。こ
の問題に対する解決法は、着信ビデオのブランクに長さ
が等しい対応ブランク周期をPWMシーケンスに含めるこ
とである。この手順は、着信ビデオが２の非累乗数のア
クティブラインを有するシステムにもまた用いることが
できるが、PWMシステムは２値加重を有する。極端な場
合、ブランキング時間は表示時間又はフレームタイムの
大部分を消費し、より低減された長さのビットチャネル
バッファを必要とし、それにより、好ましい実施例と比
較してシステムメモリ量を減らす。このことは図５に示
される。長いブランキング時間を有する欠点は、シリコ
ン光変調器が均等に照らされるときに、明るさ効率とコ
ントラスト比が減少することである。しかしながら、光
源が作用面積（ピクセルの非ブランク帯）と同時にアレ
イを走査するように構成されていれば、明るさ効率又は
コントラスト比のロスはほとんどない。長いデットバン
ドの利点は、悪化したデータパターンのために覚知され
るフリッカをビット分割によらないで除去できること
と、フレームシーケンシャルカラー（FSC）システムで
の色割れアーティファクト（見ている者の視野内に表示
された画像の相対的な動きによって生じたもの）を低減
できることを含む。
システムコストを下げるために（FSC）技術をカラー
ディスプレイシステムに適用することができることはよ
く知られている。FSCシステムでは、単一のシリコン光
変調器が３つのシリコン光変調器に置き換わり、赤、
緑、青の成分を同時に表示することに代え連続的に表示
する。図６は、FSCシステムを構成する本発明の可能な
実装を示す。最も直接的な形態では、この実装はいくつ
かのデッドバンドに対して２の非累乗のPWMシステムに
等しい。アクティブなピクセルに照明カラー成分を重ね
るのを避けるためにデッドバンドを含めることとしても
よい。
図７は、システムメモリ容量必要条件に関して改良し
たシステムを示す。その改良システムでは、４バンドが
用いられ、第１バンドがLSB情報（例えば、０から５の
ビット加重）を表示し、残りの３つのバンドは以前のよ
うにRGB情報（残りのビット加重６−９）を表示する。
第１バンドは、RGB LSBの合計の強さで、かつ、いくつ
かの色情報が失われてグレイで表示される。（人間の目
は画像品質に関しクロミナンスグラデーションに対して
は輝度グラデーションほど敏感ではない。）このような
グレーのサブコーティングはLSBに必要とされる記憶容
量の係数をほぼ1/3低減することができる、また、キャ
ッシュサイズを減らすために有用な技術である。同様
に、フレーム時間は各カラー成分に対し２バンドを含む
ことができ、すべての色に対してLSB情報を早く表示で
きる。
メモリサイズとバンド幅の低減は、好ましい実施形態
のラインシーケンスビデオ入力装置とは異なる構成の他
の実施形態でも達成されることは明確である。添付の請
求の範囲は発明の範囲内にあるすべての変更に適用され
ると考える。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ０９Ｇ 5/399 (72)発明者 アリオシン、ポール・エイ アメリカ合衆国、カリフォルニア州 94114、サン・フランシスコ、ジャージ ー・ストリート 412 (56)参考文献 特開 平８−248916（ＪＰ，Ａ) 特開 平７−271325（ＪＰ，Ａ) 特開 平４−116688（ＪＰ，Ａ) 特開 平９−330057（ＪＰ，Ａ) 特開 昭63−139485（ＪＰ，Ａ) 特開 平４−211294（ＪＰ，Ａ) 特開 平７−49664（ＪＰ，Ａ) 特開 平９−198006（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/20 631 G09G 3/20 641 G09G 5/00 550 G09G 5/397 G09G 5/399

Claims (24)

    (57)【特許請求の範囲】
  1. 【請求項１】各ピクセルに関する同時に着信するデータ
    で構成された着信シリアルビデオデータのストリームを
    同様に加重されたビットのグループのシーケンスとして
    編成されたデジタルPWMビデオソースに変換する方法で
    あって、 a.各フレームが所定数のビットによって形成される一連
    のフレームを表示する着信シリアルビデオデータのスト
    リームを受信し、 b.前記着信シリアルビデオデータが同様に加重されたビ
    ットのグループとしてアクセスされるように複数のバッ
    ファのメモリ（220）に前記着信シリアルビデオデータ
    を記憶し、前記各バッファは一定の遅延時間を与えるこ
    とができ、 c.前記所定数のビットよりも少ないビット数が前記メモ
    リ（220）に同時に記憶されるように、前記メモリ内の
    前記同様に加重されたビットのグループの集合を編成す
    る、 ステップを含んでなる方法。
  2. 【請求項２】１つのピクセルに関する同時に転送される
    全てのデータで構成された着信シリアルビデオデータの
    ストリームを同様に加重されたビットのグループで編成
    されたデジタルPWMビデオに変換する方法であって、 a.各フレームが所定数のビットによって形成された一連
    のフレームを表示する着信シリアルビデオデータのスト
    リームを受信し、 b.前記着信シリアルビデオデータが同様に加重されたビ
    ットのグループとしてアドレス指定されるように前記着
    信シリアルデータをメモリ（220）に記憶し、 c.前記所定数のビットより少ないビット数が前記メモリ
    （220）に同時に記憶されるように、前記同様に加重さ
    れたビットのグループが作られたときに短い持続時間で
    加重されたビットのグループを表示装置（270）に表示
    する、 ステップを含んでなる方法。
  3. 【請求項３】請求項２の方法であって、１つの全フレー
    ムのデータよりも少ないデータを前記メモリ（220）に
    記憶する方法。
  4. 【請求項４】請求項３の方法であって、前記着信シリア
    ルビデオデータのストリームは垂直帰線消去期間を含ん
    でなり、方法は、該垂直帰線消去期間に一致するデット
    バンドを表示装置に形成するステップをさらに含んでな
    る方法。
  5. 【請求項５】請求項４の方法であって、前記メモリ（22
    0）のサイズをさらに減らすために前記デッドバンドの
    間にデータの一部を表示するステップを更に含んでなる
    方法。
  6. 【請求項６】請求項４の方法であって、前記表示装置
    （270）は照明源を有するシリコン光変調器である方
    法。
  7. 【請求項７】請求項６の方法であって、前記デッドバン
    ドを避けるために前記照明源を走査するステップをさら
    に含んでなる方法。
  8. 【請求項８】１つのピクセルに関する同時に転送される
    全てのデータで構成された着信シリアルビデオデータの
    ストリームを同様に加重されたビットのグループで編成
    されたデジタルPWMビデオに変換する装置であって、 a.各フレームが所定数のビットによって形成される一連
    のフレームを表示する着信シリアルビデオデータのスト
    リームを受信する受信手段と、 b.前記着信シリアルビデオデータが同様に加重されたビ
    ットのグループとしてアドレス指定されるように前記着
    信シリアルビデオデータをメモリ（220）に記憶させる
    手段と、 c.前記メモリ（220）に前記所定数のビットより少ない
    ビット数が同時に記憶されるように、前記同様に加重さ
    れたビットのグループが前記メモリ（220）内に作られ
    たときに、短い持続時間で加重されたビットのグループ
    を表示装置（270）に表示する表示手段とを、 含んでなる装置。
  9. 【請求項９】請求項８の装置であって、前記記憶させる
    手段は、各ビットプレーンに必要なメモリビット数がビ
    ット加重に比例するように前記着信シリアルビデオデー
    タを、各ビットプレーンが各ビット加重に対応する複数
    のビットプレーンに分割する手段を含んでなる装置。
  10. 【請求項１０】請求項９の装置であって、前記メモリ
    （220）はRAMからなる装置。
  11. 【請求項１１】請求項９の装置であって、１つの全フレ
    ームのデータよりも少ないデータを前記メモリ（220）
    に記憶する装置。
  12. 【請求項１２】請求項11の装置であって、前記着信シリ
    アルビデオデータのストリームは垂直帰線消去期間を含
    んでなり、装置は、該垂直帰線消去期間に一致するデッ
    トバンドを表示装置（270）に形成する手段をさらに含
    んでなる方法。
  13. 【請求項１３】請求項12の装置であって、さらに前記メ
    モリ（220）のサイズを減らすために前記デットバンド
    の間にデータの一部を表示する手段をさらに含んでなる
    装置。
  14. 【請求項１４】請求項12の装置であって、前記表示装置
    （270）は照明源を有するシリコン光変調器である装
    置。
  15. 【請求項１５】請求項42の装置であって、前記デッドバ
    ンドを避けるために前記照明源を走査する手段をさらに
    含んでなる装置。
  16. 【請求項１６】１つのピクセルに関する同時に転送され
    る全てのデータで構成された着信シリアルビデオデータ
    のストリームを同様に加重されたビットのグループで編
    成されたデジタルPWMビデオに変換する装置であって、 a.前記着信シリアルビデオデータのストリームを受信す
    る受信手段と、 b.前記着信シリアルビデオデータを受信するように設け
    たデジタルメモリ（220）と、 c.前記メモリに接続されたコントローラ（230）であっ
    て、各ビットプレーンが同様に加重されたビットのみを
    有する複数のビットプレーンとして前記データを記憶さ
    せるコントローラ（230）と、 d.前記複数のビットプレーンを集合させて前記同様に加
    重されたビットの複数のグループを形成する手段と、 e.前記グループが形成されたときに最も短い持続時間で
    加重されたビットのグループを表示装置に結びつけて、
    １フレームの全データを表示するために必要なデータ量
    よりも少ないデータが同時に前記デジタルメモリに記憶
    されるようにする手段とを、 含んでなる装置。
  17. 【請求項１７】請求項16の装置であって、前記コントロ
    ーラは、各ビットプレーンに必要なメモリビット数がビ
    ット加重に比例するように前記着信シリアルビデオデー
    タを、各ビットプレーンが各ビット加重に対応する複数
    のビットプレーンに分割する手段を含んでなる装置。
  18. 【請求項１８】請求項16の装置であって、前記メモリ
    （220）はRAMからなる装置。
  19. 【請求項１９】請求項18の装置であって、１フレームの
    全データよりも少ない量のデータを前記メモリ（220）
    に記憶する装置。
  20. 【請求項２０】請求項19の装置であって、前記着信シリ
    アルビデオデータのストリームは垂直帰線消去期間を含
    み、装置は、前記垂直帰線消去期間に一致するデットバ
    ンドを表示装置（270）に形成する手段をさらに含んで
    なる装置。
  21. 【請求項２１】請求項20の装置であって、さらに前記メ
    モリ（220）のサイズを低減するために前記デッドバン
    ドの間にデータの一部を表示する手段をさらに含んでな
    る装置。
  22. 【請求項２２】請求項20の装置であって、前記表示装置
    （270）は照明源を有するシリコン光変調器である装
    置。
  23. 【請求項２３】請求項22の装置であって、前記デッドバ
    ンドを避けるために前記照明源を走査する手段をさらに
    含んでなる装置。
  24. 【請求項２４】請求項19の装置であって、前記メモリ
    （220）の一部はキャシュからなる装置。
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