JP2000510261A

JP2000510261A - デジタルパルス幅変調ディスプレイシステムにおけるバンド幅及びフレームバッファサイズの低減

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Publication number: JP2000510261A
Application number: JP10521362A
Authority: JP
Inventors: アラス、リチャード・ジョン・エドワード; アリオシン、ポール・エイ
Original assignee: シリコン・ライト・マシーンズ
Priority date: 1996-11-05
Filing date: 1997-09-03
Publication date: 2000-08-08
Anticipated expiration: 2017-09-03
Also published as: DE69717304T2; AU4179697A; WO1998020478A1; EP0939951B1; JP3273950B2; ATE228263T1; EP0939951A1; US6064404A; CN1236464A; KR20000053089A; DE69717304D1; NO992160L; NO992160D0

Abstract

(57)【要約】フレーム毎に受け取られ各ピクセルの一緒に到着するすべてのデータビットに対してフォーマットされた着信シリアルデジタルビデオデータストリームを同様に加重されたビットのシーケンスとしてフォーマットされたデジタルＰＷＭに変換する方法と装置が用いられる。着信ビデオデータは一時的にデジタルメモリに記憶される。コントローラは、それぞれのバッファが同様に加重されたビットだけを持つ複数のバッファに前記メモリ内のデータを編成する。データはバッファ内でグループとして集められる。次にデータは、好ましいＰＷＭ信号を作り出すためにフレーム時間の所定の部分の後に、同様に加重されたビットのグループとしてディスプレイ装置に結び付けられる。それぞれの着信ビデオデータのビットがフレーム時間の部分の間記憶されるので、本発明は、従来技術のものと比較して、バッファメモリの総量の低減を容易にする。フレーム毎に受け取られる着信シリアルＰＷＭビデオデータストリームであって、編成されたデジタルＰＷＭビデオに同時に転送された１つのピクセルの全てのデータに対して編成された着信シリアルＰＷＭビデオデータストリームを同様に加重されたビットのグループに変換するための装置及び方法を用いる。着信シリアルＰＷＭビデオデータストリームが受け取られと、それはデジタルメモリに記憶される。コントローラは、メモリ内のデータをそれぞれのビットプレーンが同様に加重されたビットのみを有する複数のビットプレーンに編成する。データはビットプレーン内にグループとして集められる。データは同様に加重されたビットのグループとして表示装置に結びつけられる。最も短い継続時間ビット加重のグループが形成されると、それらグループはディスプレイにつながれる。これにより、１つの全フレームのデータ量よりも少ないデータ量が記憶されることになる。

Description

【発明の詳細な説明】デジタルパルス幅変調ディスプレイシステムにおけるバンド幅及びフレームバッファサイズの低減発明の分野本発明は、静止画及びビデオのシーケンスでのグレースケール又はカラー画像を作り出すためにパルス幅変調を用いるディジタルディスプレイシステムの分野に関する。特に、本発明は、バンド幅とフレームバッファサイズの両方を減らすためにそういったシステムにおいて、従来のビデオ信号フォーマットを空間光変調器デバイスにインタフェースする方法及び装置に関する。発明の背景従来的な実施に従い、かつ、陰極管表示装置の歴史的優位性に大きく依存して、ビデオ信号は、ディスプレイデバイスへの表示又は通信のためにシリアル化プロセスによってフォーマットされる。簡便のために、このようなディスプレイのことをここではシリアルディスプレイと呼ぶ。シリアルディスプレイでの各連続した２次元画像あるいはフレームは、連続したラインで横線に沿ってかつ垂直に画像の下方に繰り返すジグザグパターンで走査される。ある時間のそれぞれのポイントにおいて、ディスプレイ上の特定の位置の色と輝度はビデオ信号で決められる。このシグナルはデジタル化され、また、ＭＰＥＧデコーダとコンピュータディスプレイサブシステムのようなダイレクトデジタルソースの典型である。このことは、アナログ信号がデジタル化されるときに２次元画像データの従来の時間命令が維持され、そして同じくＭＰＥＧデコーダとコンピュータディスプレイサブシステムのようなダイレクトデジタルソースの典型であるということである。このことは、従来のビデオ命令（及び表示）が１ピクセルのデータワードを作り上げている複数のビットが時間内に一緒に通信（伝達）され、複数のピクセルが次々と通信されてラインを構成し、連続するラインのラインシーケンス（列）はフレームを形成し、複数のビデオシーケンス（列）はフレーム毎に決定されるということである。従って、画像データはこのような従来の表示装置の走査速度で受け取られる。このため普通のテレビジョンあるいは類似の表示装置に画像データを記憶させる必要がない。いわゆるデジタルディスプレイは今日当業界においてよく知られている。デジタル表示装置を用いて画像を表示するとき、１つのデータビットがそれぞれの画素（ピクセル）の状態を定める。それ故、それぞれのピクセルはデータビットの２進状態に従って「ＯＮ」あるいは「ＯＦＦ」である。いっそう可変的な画像を形成するために、パルス幅変調（ＰＷＭ）を用いて選択可能なグレースケールを与えることが望ましく、そしてそういった増大した可変性を画像についてもっと多くの情報あるいはもっと多くの現実味を与えるために用いることができる。例えば、「ＯＮ」ピクセルは白であり、「ＯＦＦ」ピクセルは黒であるディスプレイを考える。中間状態、例えば灰色を得るために、ピクセルを「ＯＮ」と「ＯＦＦ」の間で等しくトグル（行ったり来たり）させることができる。ピクセル表示時間が十分に短いなら、見ている人の目と頭脳のシステムは自動的にこのトグルするピクセルをまとめて、黒又は白ではなく、どちらかと言うと、灰色の画像を覚知する。もっと明るい又は暗い灰色を得るために、信号ワードの倍数対応ビット状態に従いピクセルがより長い又は短い時間その状態にあるようピクセルをトグルさせるデューティサイクルを調整することができる。換言すれば、ピクセルの明るさ／暗さの度合いを変えるために、「ＯＮ」パルスの幅を「ＯＦＦ」パルスの幅に関連して調整（変調）する。グレースケールを生じさせるためにＰＷＭを用いる技術は、ディスプレイ技術でカラーを生み出すためにＰＷＭを用いる技術に直接適用できる。不必要で無関係のことを詳細に述べて本発明を不明瞭にするのを避けるために、従来技術及び本発明のいくつかの部分に関しては白黒グレースケールのディスプレイについてのみ説明する。これらの技術が３原色を組み合わせて多色表示することに直接応用できることは当業者にとって明白である。本発明の開示により、その技術はカラーについても同じく使用されることが理解される。加重（重み付け）ＰＷＭシステムは、複数のさまざまな継続時間のより小さいセグメントに分割された表示継続時間を利用することによって出力を変調する。ビットの加重（重み付け）は、ピクセル上にデータ値が存在する時間、即ち、書き込まれる時と、その後に上書きされる間の時間によって支配される。従来技術のシステムは、ピクセルの信号ワード内の各ビットがその前のものの加重の半分を有する２進基数番号コーディング及び加重を用いており、そこではピクセル信号ワードの各ビットはその前者の加重の半分を有し、そして対応するセグメント継続時間は同じ方法で調整される。変調された信号は、特定のパラメータを表わす信号を発展させるためにフレーム内のすべてのセグメントのうちのいくつかをアクティブにし、又はすべてをアクティブにしない。この方法と装置は灰色のさまざまなレベルを選択するようにディスプレイ（表示装置）に用いることができる。従来では、２値加重グレースケールは２ⁿレベルの灰色を選択することができる（ｎは２値加重のビット数）。デジタルディスプレイの１つのタイプはシリコン光変調器として知られている。シリコン光変調器の一例は、１９９４年５月１０日に発行されBloom他に付与された米国特許第５,３１１,３６０号に開示されされている。この特許は、参考としてここに組み込まれる。もう１つのシリコン光変調器がテキサスインスツルメント（Texas Instruments）が出願したヨーロッパ特許出願第ＥＰ-９４１００３０８号に開示されている。従来のシリアルディスプレイと異なり、このタイプのデジタルディスプレは一度にディスプレイピクセルをアップデート（更新）しない。テキサス・インスツルメンツが開示するディスプレイの１つのタイプのものはアレイのすべてのピクセルを同時にアップデートする。現在において、１０２４ｘ１２８０ピクセル、即ち、１,３１０,７２０ピクセルを持つ高解像度ディスプレイの場合、一度にアップデートする必要がある。他の理由ではなく、とりわけこの理由により、ある種のシリコン光変調器アレイ（チップ又は構成要素のかたちで）は、一度にアレイの全てのピクセルをアップデートするより、むしろピクセルのグループ毎にアップデートするので、１００万以上のデータビットを一度に転送する際の接続及びバンド幅問題を軽減する。例えば、１９９５年６月７日出願の米国特許出願第０８／４７３,７５０号及び１９９６年４月２２日に出願の米国特許出願第０８／６３５,４７９号を参照されたい。これら２つの出願は共に参考文献としてここに組み入れられる。アップデートは、それによって、このようなデータのグループが光変調器に転送され表示されるイベントである。一般に「アドレス指定」(addressing)と呼ばれる時間内のアップデートイベントの順序づけは、アップデートが古いデータに上書きし新しい時間周期を開始することによって前のアップデートの時間周期を中断するように、好ましいＰＷＭ効果を生成する。米国特第許５,３１１,３６０号では、シリコン光変調器は格子光弁(ＧＬＶ:Grating Light Valve)を含む。この特許文献で例えば、グループはピクセルの完全な横線、即ち、「横列」を含み、そして横列はパラレルでアップデートされる。上に論じたように、ＰＷＭビデオディスプレイシステムでは、特定のピクセルのグレイレベルを定めるデジタルデータワード内のビットはピクセル毎にシリアルデータストリームとして到着する。しかしながら、シリコン光変調器において、データのアップデートはフレーム周期内に分散された時間の異なる点において起こる。それ故、デジタルＰＷＭディスプレイ上に従来のビデオソースを示すとき、バッファメモリは着信ビデオとシリコン光変調器の間で相互に作用するように要求される。着信ビデオ信号は一般にＰＷＭではないが、どちらかと言うとデジタル、一般に２進法で、コーディングされる。ビデオディスプレイ信号はＰＷＭである。着信ビデオデータタイミングと表示データタイミングの間の典型的な関係を４ビットグレースケールに関して図１に示す。ライン０からのデータの最上位ビット（ＭＳＢ）は、ライン１０２３からデータが受け取られるまで、ディスプレイのアップデートに使えないことに留意されたい。ライン０のＭＳＢとすべての中間データ値は平均時間内に記憶されなければならない。着信ビデオとシリコン光変調器の間に相互に作用して、従来技術の場合、ダブルバッファのフレームメモリが用いられる。ここで、１つのメモリバンクには着信ビデオフレームのデータが書き込まれ、同時に前のフレームのデータが２番目のバンクから読み出される。フレーム時間の終わりにおいて、バンクの機能は交換される。即ち、前に書き込まれたバンクは今読み出され、前に読み込まれたバンクは新しいフレーム日付で上書きされる。このようなシステムはビデオ情報の２つの全フレームを持つために十分なメモリ容量を持っていなくてはならない。１０２４ｘ１２８０の高解像度において、従って上に論じられたシステムの場合、１,３１０,７２０の２倍のピクセル（２,６２１,４４０ピクセル）の情報が記憶される。８ビットグレースケールのＰＷＭシステムでは、これらのフレームバッファは２０,９７１,５２０ビットのデータメモリ容量を有していなくてはならない。従来技術のカラーシステムはそのデータメモリ容量必要条件の３倍のデータメモリ容量を有する。さらに、メモリシステムは、１０２４ｘ１２８０のカラーシステムにおける読み書き両方のアクセスが７００メガバイト／秒又はそれ以上に維持されたバンド幅を必要とする。これらの必要条件に従う実装は、商業的に利用可能なＲＡＭ要素を用いると非常に高いものになるであるであろう。先の開示は、シリコン光変調装置の簡素化、バッファメモリのピークバンド幅の低減及びシリコン光変調器のインタフェースに関する最適化について説明しているが、これはドライブシステムの一部としてのダブルバッファのフレームメモリを想定し又は説明している。さらに、フレーム周期の継続時間を通して、全フレームデータは対応するＰＷＭディスプレイアドレス指定システムを形成することに即応できる。換言すれば、単一フレームのすべてのデータが記憶されると、横列のようなグループに関する同様に加重されたビットは集められ同時にその横列内に表示される。従って、このようなシステムは上に記述した十分なメモリ量を持つ必要があるだけではなく、そのメモリは着信ビデオデータレートの少なくとも２倍のレートをサポートする読み書きバンド幅の能力を持っていなくてはならない。このようなシステムでは、このことは７５０メガバイト／秒以上（現在の技術では２０個の高価なメモリチップ）のバンド幅を必要とする。先の開示は、シリコン光変調装置の簡素化、バッファメモリのピークバンド幅低減及びシリコン光変調器のインタフェースに関する最適化について記述しているが、これはドライブシステムの一部としてダブルバッファのフレームメモリを想定し又は説明している。必要とするものは、従来のビデオソースとインタフェースするために完全にダブルバッファの高速フレームメモリのサポートを必要としないＰＷＭグレースケール若しくはカラー又はその両方を与えるデジタルディスプレイシステムである。発明の概要フレーム毎に受け取られ各ピクセルの一緒に到着するすべてのデータビットに対してフォーマットされた着信シリアルデジタルビデオデータストリームを同様に加重されたビットのシーケンスとしてフォーマットされたデジタルＰＷＭに変換する方法と装置が用いられる。着信ビデオデータは一時的にデジタルメモリに記憶される。コントローラは、それぞれのバッファが同様に加重されたビットだけを持つ複数のバッファに前記メモリ内のデータを編成する。データはバッファ内でグループとして集められる。次にデータは、好ましいＰＷＭ信号を作り出すためにフレーム時問の所定の部分の後に、同様に加重されたビットのグループとしてディスプレイ装置に結び付けられる。それぞれの着信ビデオデータのビットがフレーム時間の部分の間記憶されるので、本発明は、従来技術のものと比較して、バッファメモリの総量のデシメーション（低減）を容易にする。発明の最初の実施態様は、着信ビデオデータワードを多数の論理的に分離したビットチャネルに分割する回路である。これらのビットチャネル内のデータは、そのデータが表示されるまでそれぞれのバッファが該データを遅延させるのに必要な量だけを持つように構成されたいろいろなサイズのバッファの中に流れ込む。データ項目がシリコン光変調器に転送されてアップデートサイクルで表示された後、そのデータアイテムを記憶したメモリセルは自由になり新しい着信データ項目のために再利用される。バッファチャネルの数Ｎが２値のＰＷＭグレースケールデータワード内のビット数と等しくなるように、かつ、表示される画像を決める情報のビット数よりも決して大きくならないようにシリコン光変調器アドレス指定システムを構成することができる。Ｎが小さい場合、アドレス指定及び制御回路の複雑さは低減される。全ビデオフレームのダブルバッファは取り除かれ、その代わりに、バッファを好都合に、低コストＤＲＡＭのようなひとつの大容量メモリデバイス内の先入れ先出しメモリ（ＦＩＦＯ）あるいは多数の円環状バッファとして実装することができる。発明の利点はシステムコストが下がることである。本発明は、我々が１９９６年４月２２日に出願した係属中の米国特許出願第０８／６３５,４７９号に開示されるような最適化されたアドレス指定システムと共に用いることに特に適する。そういったアドレス指定システムを用いて、データが表示される前にデータの平均遅延時間を減らすことによって合計バッファ量必要条件を最小にすることができる。図面の簡単な説明図１は、従来技術の典型的なビデオタイミング関係を示し、シリコン光変調器アップデートについての着信ビデオデータとこのデータの出力との時間的関係を示す図。図２は、本発明の一般化された装置のブロック線図である。図３は、本発明の好ましい実施形態の４ビットグレースケールでの２値加重のシリコン光変調器アップデートについての着信ビデオデータとそのデータの出力との時間的関係を示す図である。図４は、非２値加重の時間セグメントに対するアップデートシーケンスを示す図。図５は、不動作時間あるいはブランクに対するアップデートシーケンスを示す図。図６は、フレームシーケンスカラーシステムのアップデートシーケンスを示す図。図７は、グレイサブコーディングＦＳＣシステムのアップデートシーケンスを示す図。好ましい実施形態の詳細な説明図２は本発明の実施形態の一般化されたシリコン光変調器ディスプレイシステムのブロック線図を示す。ＰＷＭを利用した従来技術の着信ビデオ信号がコーナーターニング回路２００につながれる。好ましい実施態様において、ビデオ信号はいくつかのビットを加重する目的で２進基数コーディングを利用する。Ｎビットの加重が存在する。従来技術の実施では、着信ビデオ信号は、次のピクセルに対していかなるビットを与える前にひとつのピクセルにすべてのビットを与えるように編成される。本発明のシリコン光変調器ディスプレイ２７０は、好ましくは、米国特許第５ ,３１１,３６０号に開示されるようなＧＬＶである。このＧＬＶは１つの横列の全ディスプレイデータを同時にアップデートするように構成されている。同様に加重されたＰＷＭビットのためのビットはすべて同時にアップデートされる。アップデートシステムは、好ましくは、我々が１９９６年４月２２日に出願した先の米国特許出願第０８／６３５,４７９号の開示に従う。その発明によれば、グループあるいは横列は同時にアップデートされないが、それよりもむしろ、ディスプレイデータの負荷に関するバンド幅必要条件を減らすために、あるアルゴリズムに従う。さらに、一般に、異なる加重のビットは、連続するアップデート処理においてディスプレイの互いに隣接していない横列につながれる。従って、グループパーティションにおいて同様に加重されたビットを集めることが必要である。コーナーターニング回路２００は、着信ビデオデータワードを複数のＮビットチャネルに分けるように構成されている。この回路は、グループの大きさがバンド幅制約とバッファメモリデータワードサイズに依存する同じビットチャネルに行くビットのグループを集める。このビットチャネルの分離を行う方法は、ビットプレーンコンピュータディスプレイシステム（例えば、いくつかのＩＢＭのビデオディスプレイアダプタ、あるいは「ＶＧＡ」モード）の分野、あるいは置き換え機能が同等な順序付けを必要とするコンピュータマトリックス算術の分野で周知である適当な方法とすることができる。置き換え機能は、横列と縦列のアレイアクセスオーダーを変換し（軸交換）、あるいは、特に本発明において、同じように加重されたビットのグループが出力されるように(ワードの集まりをスライスしたものとして)、ビットアレイの直交する軸間のアレイアクセスオーダーを交換する。それ故、ここでは、この機能のことを「コーナーターニング」と呼ぶ。この機能は、その最も減少した形式において、一度に１ビットを多重送信（選択）する機能である。しかしながら、更に典型的には、その機能は、１０ビットｘ８ビットのレジスタアレイを含み、このレジスタアレイにワード幅バスから８ワードが順次負荷され、レジスタが満たされると、１０バイトのように別のバイト幅バスで別の方向に読み出される。要約すると、その機能は、メモリデータバス幅に見合うようにするため、時間に関する部分的順序替えである。この時間的順序替えは、ビデオ入力順序とシリコン光変調器アップデート順序のインターフェースに影響を与えるようバッファメモリによって下流方向に達成される。コーナーターニングブロック２００から出力されるデータ出力はデータバス２１０に接続され、このバス２１０は次に、順序付け・制御装置(コントローラ)２３０の下でＮ個のバッファメモリ２２０に接続されている。コーナーターニング回路２００とバッファメモリ２２０をつなぐデータバス２１０はビデオバンド幅及び回路速度に適切な幅のものが選ばれ、上述したようにコーナーターニング回路に影響を与える。最も好都合に、システムを通じてのバス幅は８、１６又はその他２の累乗のビット数幅であり、異なる加重のデータ、ビットチャンネル又はカラー成分は、適当にハードウェアを減らすために時間多重送信とすることができる。ピクセルグループに細分類されるシリコン光調整器アレイ、全体のバス幅、データのシリアル化、及びその他の実装に依存して、ブロック間の特定の実装においてバッファ及び制御回路を多少追加することが必要であるかもしれないことは当業者にとって明白である。不必要で無関係の詳細を述べて発明を不明瞭にするのを避けるために、この追加のバッファ及び制御回路については概要を述べることにとどめる。そういった代替実装は本発明の開示に含まれる。バッファメモリ２２０は、従来技術を用いて、静的割振りスペースを有する１又は２以上の物理的な記憶装置の中に納められた可変長の円環状バッファとして好都合に構成される。バッファメモリ２２０は、ＤＲＡＭ、ＳＲＡＭ、ＦＩＦＯ、シフトレジスタ、ＶＲＡＭといった半導体メモリを含み(但し、これらに限定されない)、適当なタイプのメモリとすることができる。本発明によれば、バッファサイズは１つのビットチャネルから次のビットチャンネルまで大きく変動するであろうし、また、明白なことであるが、その相対的な大きさはＰＷＭビット加重と関係がある。これは、いくつかのチャンネルについて階層的なメモリ割付又は「キャッシュ」を用いる機会を提供する。タイミングデータパス回路として同一チップ内に組み込まれる小さい（従って、低コストの）メモリブロックは、外部バッファメモリ（例えばバルクＤＲＡＭ）に対して要求されるバンド幅条件を非常にゆるくする。従って、いくつかの応用において、システム全体のコストダウン及び消費電力の低減を行うことができる。例えば、２ビットのＰＷＭ２進基数システムを考えて下さい。フレームを表示するビットの半分は短いビットであって、そして半分は長いビットである。従来のビデオデータが流れ込むと、グループあるいは横列のデータが受け取られる。我々の先の特許に開示される技術のアルゴリズムの性質のために、横列（即ち、ビデオライン）のデータが受け取られた後、短時持続ビットをすぐにディスプレイにつなぐこととしてもよく、他方最も長期にわたるビットはフレーム周期の４分の１の時間記憶されなくてはならない。従って、短時持続ビットに対してはただ１行（ライン）だけの記憶装置が必要とされるのに対して、最も長期にわたるビットに関しては多くの行（縦の合計の４分の１）のバッファが要求される。１ピクセルが８ビットの２値加重ＰＷＭシステムにおいて、４つの最下位ビットチャンネルはシステムバッファメモリの約６％を、システムバンド幅の約５０％を要求する。半導体チップ間の境界の向こうのバンド幅は内部バンド幅より高価であることはよく知られており、他方、ロジックサーキット（例えばＡＳＩＣ）のメモリの１ビット当たりのコストは、流通品のメモリ（例えばＤＲＡＭ）より高い。さらに、より速い記憶装置は容積がより小さいくなる傾向がある。設計者は、好ましいシステムパラメータを最適化するため、特定の実装でのメモリの選択を行うことができる。本発明は、縦横列アレイとして構成された複数のピクセルを含む表示装置用に設計された。装置は、ピクセルの横列が１０２４、縦列が１２８０のＧＬＶタイプのシリコン光変調器２７０を含む。アップデートサイクルにおいて、順序付け・制御論理２３０の下で、ビットチャネルバッファメモリからの表示データが縦列ドライバ２６０を形成する横列の１２８０個のレジスタに入れられる。縦列ドライバ２６０によって与えられた縦列データに対してアップデートされる１つの横列の全ピクセルを横列ドライバ２４０が選択するので、データはシリコン光変調器２７０に書き込まれる。このプロセスは以下に述べるアドレス指定システムに従って繰り返えされる。我々が１９９６年４月２２日に出願した先の米国特許出願第０８／６３５,４７９号は、バンド幅を低減し、かつ、ＰＷＭ加重（周期）の大きさの順序替え及び選択について大きな柔軟性を有するという利点を含むＰＷＭアドレス指定システムを記述する。さらに、次の特性をもまた与えている。 i）各ＰＷＭビット加重に対して、データは、その到着と同じシーケンス（順序）で示される。 ii）各ビットチャネルに関して、データの到着と表示との遅延時間は一定である。 iii）ＰＷＭセグメント（ビット加重）をどのような順序ででも表示できる。これらの特性は本発明に利点を与えるように次の方法で用いられる。相互に関係する特性i）とii)は、必要とされるビットチャネルの数がグレースケールのワードの大きさに等しいように用いられる。その数は、好ましい実施形態においてはたったの１０である。特性ii)により、遅延時間は、比較的単純な円環状バッファを用いて、従ってより少ない順序付け・制御装置を用いて達成される。各データアイテムの読取に対して１つが書き込まれる。ビットチャネル間の実質的な差のみが実行される遅延時間であり、それ故円環状バッファの大きさである。図３は、１０２４のシリコン光変調器横列、１０２４のビデオラインのシステムにおけるシリコン光変調器アップデートシーケンスに対するビデオ入力シーケンスに関連する好ましいアドレス指定システムを示す。この図においては、わかりやすくするために、４ビットの２値加重を示す。各ビットチャネルがＰＷＭシーケンスにおける先行するビット加重の合計に比例するバッファサイズだけを必要とすることに留意すべきである。時間データは、表示されるべき以前のビットを待ちながら列を作らなければならない。いっそう正確に言えば、次のようになる。ここで、Wiはビデオライン（ビデオライン周期の倍数として表されるデータの周期）に関するi番目のビットの加重、Ｎはビットチャネルの数、そしてＬはライン毎のピクセル数である。単位はビットである。本発明の好ましい実施形態では、特性iii)は、最初にディスプレイＬＳＢを、最後にＭＳＢを選択し、かつ、２値加重ＰＷＭを選択することによってバッファメモリサイズの総計をさらに最小にするために用いられる。換言すれば、一群のＬＳＢが集められると、それらはすぐにディスプレイにつながれるで、さらなるメモリを必要としない。この１０２４ｘ１２８０ドットの１０ビットカラーチャンネルシステムでは、ＬＳＢ（ビットチャンネル０）は各カラーチャンネルに対し１ラインのバッファ（１２８０ビット）を必要とし、ビットチャンネル１は２ラインを必要とし、ビットチャンネル２は４ラインを必要とし、同様に最高で９ビットに対し５１２ラインを必要とする。必要とされる合計バッファメモリは、３ｘ１０２３ｘ１２８０ビット（ＲＧＢカラー）、すなわち、従来のダブルバッファが必要とする量の２０分の１以下であり、５１２キロバイト(Kbyte)対１０メガバイト(Mbyte)以下である。このように、バッファメモリサイズが極めて大きく縮小されることになる。入力から出力までのシーケンスとともにバッファメモリ内容の変更を正確に示すために、表１は、１つのＧＬＶに関する仮定の（単純化された）１６ラインビデオ、４ビットグレースケールシーケンスを示す。Ｌ(１ラインのピクセル数)は一定であるので、前記テーブルは「ビットライン」に関して与えられていずれの水平解像度のＧＬＶに適用される。前記表は、各着信ビデオラインに関して、４つの対応シリコン光変調器アップデート(１つ１つが各ビットチャンネルに対するもの)を表わし、さらに、どういったデータがビットチャンネルバッファに記憶されるかを表す。例えば、ビデオライン３から来るすべてのビット２は、ビデオライン７と、ビットチャネル２のバッファが４ライン長さであることを必要とする間、アップデートに用いられる。このバッファメモリを使用することにより、我々が１９９６年４月２２日に出願し、現在係属中の米国特許出願第０８／６３５,４７９号に詳細に説明されているバンド幅改良及びアドレス指定システムの恩恵を得ることができる。他の実施形態ビデオシステムの多くの特性は、認知されるフレームフリッカ、他の精神的視覚効果、光効果、コスト、物理的な特質等の種々のパラメータに役立つように最適化される。好ましい実施態様は、着信フォーマットでのライン数が２の累乗であり、かつ、ブランク時間（水平及び垂直「フライバック」）ような発生の可能性のある症状を含まない１０２４ｘ１２８０ドットのビデオフォーマットに関して記述した。以下は、本発明と設計サイズの柔軟性及びさらなる詳細を示すものである。ある特定の状況の下でＰＷＭ加重は２の累乗として、あるいは、又は２の非整数値累乗であるようには選択されない。例えば、悪化データパターンによるフリッカを減少させるために、我々が１９９６年４月２２日に出願した係属中の米国特許出願第０８／６３５,４７９号に記載されるように、トップビットスプリット（top-bit splitting）が用いられた。図４はタイミング図を示す。ここで、２つのＭＳＢは半分に分けられ、交互に表示される。１０２４ライン表示に適用されるこの例において、これらのＭＳＢはそれぞれ、２５６と５１２ラインのバッファに代えて、６４０と７６８ラインのバッファを要求し、１０２３を対照した場合、合計で１６６３ラインを要求する。これは、従来技術のものと比較すれば大きな低減であり、また、ＬＢＳをキャッシュすることからバンド幅を節減することができる。上の式は一貫して２の非累乗の加重である。ＭＳＢのビットチャネルバッファは１回書き込まれ、しかしそれぞれ２回読み出され、よってある程度より複雑なシーケンスを必要とすることに留意されたい。着信ビデオ信号の水平帰線消去は、データ転送速度を滑らかなにするために小さいＦＩＦＯが用いられるため、ほとんど問題を表さない。しかしながら、垂直帰線消去ははるかにより長い継続時間を有し、実質的にバッファを必要とする。例えば、４０ラインの垂直帰線消去を備える着信ビデオ信号は、入力転送速度を出力転送速度と一致させるために各ビットチャンネルに関して最大で４０ラインの記憶容量を必要とする。これによりトータルシステムメモリ必要容量が過度に増えることはないけれども、ＬＳＢのキャッシングによりいっそうコスト増になる。この問題に対する解決法は、着信ビデオのブランクに長さが等しい対応ブランク周期をＰＷＭシーケンスに含めることである。この手順は、着信ビデオが２の非累乗数のアクティブラインを有するシステムにもまた用いることができるが、ＰＷＭシステムは２値加重を有する。極端な場合、ブランキング時間は表示時間又はフレームタイムの大部分を消費し、より低減された長さのビットチャネルバッファを必要とし、それにより、好ましい実施例と比較してシステムメモリ量を減らす。このことは図５に示される。長いブランキング時間を有する欠点は、シリコン光変調器が均等に照らされるときに、明るさ効率とコントラスト比が減少することである。しかしながら、光源が作用面積（ピクセルの非ブランク帯）と同時にアレイを走査するように構成されていれば、明るさ効率又はコントラスト比のロスはほとんどない。長いデッドバンドの利点は、悪化したデータパターンのために覚知されるフリッカをビット分割によらないで除去できることと、フレームシーケンシャルカラー（ＦＳＣ）システムでの色割れアーティファクト(見ている者の視野内に表示された画像の相対的な動きによって生じたもの)を低減できることを含む。システムコストを下げるために（ＦＳＣ）技術をカラーディスプレイシステムに適用することができることはよく知られている。ＦＳＣシステムでは、単一のシリコン光変調器が３つのシリコン光変調器に置き換わり、赤、緑、青の成分を同時に表示することに代え連続的に表示する。図６は、ＦＳＣシステムを構成する本発明の可能な実装を示す。最も直接的な形態では、この実装はいくつかのデッドバントに対して２の非累乗のＰＷＭシステムに等しい。アクティブなピクセルに照明カラー成分を重ねるのを避けるためにデッドバンドを含めることとしてもよい。図７は、システムメモリ容量必要条件に関して改良したシステムを示す。その改良システムでは、４バンドが用いられ、第１バンドがＬＳＢ情報（例えば、０から５のビット加重）を表示し、残りの３つのバンドは以前のようにＲＧＢ情報（残りのビット加重６−９）を表示する。第１バンドは、ＲＧＢＬＳＢの合計の強さで、かつ、いくつかの色情報が失われてグレイで表示される。（人間の目は画像品質に関しクロミナンスグラデーションに対しては輝度デグラデーションほど敏感ではない。）このようなグレーのサブコーディングはＬＳＢに必要とされる記憶容量の係数をほぼ３低減することができ、また、キャッシュサイズを減らすために有用な技術である。同様に、フレーム時間は各カラー成分に対し２バンドを含むことができ、すべての色に対してＬＳＢ情報を早く表示できる。メモリサイズとバンド幅の低減は、好ましい実施形態のラインシーケンスビデオ入力装置とは異なる構成の他の実施形態でも達成されることは明確である。添付の請求の範囲は発明の範囲内にあるすべての変更に適用されると考える。

【手続補正書】特許法第１８４条の８第１項【提出日】平成１０年１１月６日（１９９８．１１．６）【補正内容】ビットの加重（重み付け）は、ピクセル上にデータ値が存在する時間、即ち、書き込まれる時と、その後に上書きされる間の時間によって支配される。従来技術のシステムは、ピクセルの信号ワード内の各ビットがその前のものの加重の半分を有する２進基数番号コーディング及び加重を用いており、そこではピクセル信号ワードの各ビットはその前者の加重の半分を有し、そして対応するセグメント継続時間は同じ方法で調整される。変調された信号は、特定のパラメータを表わす信号を発展させるためにフレーム内のすべてのセグメントのうちのいくつかをアクティブにし、又はすべてをアクティブにしない。この方法と装置は灰色のさまざまなレベルを選択するようにディスプレイ（表示装置）に用いることができる。従来では、２値加重グレースケールは２ⁿレベルの灰色を選択することができる（ｎは２値加重のビット数）。デジタルディスプレイの１つのタイプはシリコン光変調器として知られている。シリコン光変調器の一例は、１９９４年５月１０日に発行されBloom他に付与された米国特許第５,３１１,３６０号に開示されされている。この特許は、参考としてここに組み込まれる。もう１つのシリコン光変調器がテキサスインスツルメント（Texas Instruments）が出願したヨーロッパ特許出願第ＥＰ-Ａ-０６１０６６５に開示されている。従来のシリアルディスプレイと異なり、このタイプのデジタルディスプレは一度にディスプレイピクセルをアップデート（更新）しない。テキサス・インスツルメンツが開示するディスプレイの１つのタイプのものはアレイのすべてのピクセルを同時にアップデートする。現在において、１０２４ｘ１２８０ピクセル、即ち、１,３１０,７２０ピクセルを持つ高解像度ディスプレイの場合、一度にアップデートする必要がある。他の理由ではなく、とりわけこの理由により、ある種のシリコン光変調器アレイ（チップ又は構成要素のかたちで）は、一度にアレイの全てのピクセルをアップデートするより、むしろピクセルのグループ毎にアップデートするので、１００万以上のデータビットを一度に転送する際の接続及びバンド幅問題を軽減する。例えば、１９９５年６月７日の優先権の主張をし１９９６年１２月１９日に公開されたＷＯ-Ａ-96 41224と、１９９６年４月２２日の優先権を主張し１９９７年１０月３０日に公開されたＷＯ-Ａ-97 40487を参照されたい。これら２つの出願は共に参考文献としてここに組み入れられる。アップデートは、それによって、このようなデータのグループが光変調器に転送され表示されるイベントである。一般に「アドレス指定」(addressing)と呼ばれる時間内のアップデートイベントの順序づけは、アップデートが古いデータに上書きし新しい時間周期を開始することによって前のアップデートの時間周期を中断するように、好ましいＰＷＭ効果を生成する。米国特第許５,３１１,３６０号では、シリコン光変調器は格子光弁(ＧＬＶ:Grating Light Valve)を含む。この特許文献で例えば、グループはピクセルの完全な横線、即ち、「横列」を含み、そして横列はパラレルでアップデートされる。上に論じたように、ＰＷＭビデオディスプレイシステムでは、特定のピクセルのグレイレベルを定めるデジタルデータワード内のビットはピクセル毎にシリアルデータストリームとして到着する。しかしながら、シリコン光変調器において、データのアップデートはフレーム周期内に分散された時間の異なる点において起こる。それ故、デジタルＰＷＭディスプレイ上に従来のビデオソースを示すとき、バッファメモリは着信ビデオとシリコン光変調器の間で相互に作用するように要求される。着信ビデオ信号は一般にＰＷＭではないが、どちらかと言うとデジタル、一般に２進法で、コーディングされる。ビデオディスプレイ信号はＰＷＭである。着信ビデオデータタイミングと表示データタイミングの間の典型的な関係を４ビットグレースケールに関して図１に示す。ライン０からのデータの最上位ビット（ＭＳＢ）は、ライン１０２３からデータが受け取られるまで、ディスプレイのアップデートに使えないことに留意されたい。ライン０のＭＳＢとすべての中間データ値は平均時間内に記憶されなければならない。着信ビデオとシリコン光変調器の間に相互に作用して、従来技術の場合、ダブルバッファのフレームメモリが用いられる。ここで、１つのメモリバンクには着信ビデオフレームのデータが書き込まれ、同時に前のフレームのデータが２番目のバンクから読み出される。フレーム時間の終わりにおいて、バンクの機能は交換される。即ち、前に書き込まれたバンクは今読み出され、前に読み込まれたバンクは新しいフレーム日付で上書きされる。このようなシステムはビデオ情報の２つの全フレームを持つために十分なメモリ容量を持っていなくてはならない。１０２４ｘ１２８０の高解像度において、従って上に論じられたシステムの場合、１,３１０,７２０の２倍のピクセル（２,６２１,４４０ピクセル）の情報が記憶される。８ビットグレースケールのＰＷＭシステムでは、これらのフレームバッファは２０,９７１,５２０ビットのデータメモリ容量を有していなくてはならない。従来技術のカラーシステムはそのデータメモリ容量必要条件の３倍のデータメモリ容量を有する。さらに、メモリシステムは、１０２４ｘ１２８０のカラーシステムにおける読み書き両方のアクセスが７００メガバイト／秒又はそれ以上に維持されたバンド幅を必要とする。これらの必要条件に従う実装は、商業的に利用可能なＲＡＭ要素を用いると非常に高いものになるであるであろう。先の開示は、シリコン光変調装置の簡素化、バッファメモリのピークバンド幅の低減及びシリコン光変調器のインタフェースに関する最適化について説明しているが、これはドライブシステムの一部としてのダブルバッファのフレームメモリを想定し又は説明している。さらに、フレーム周期の継続時間を通して、全フレームデータは対応するＰＷＭディスプレイアドレス指定システムを形成することに即応できる。換言すれば、単一フレームのすべてのデータが記憶されると、横列のようなグループに関する同様に加重されたビットは集められ同時にその横列内に表示される。従って、このようなシステムは上に記述した十分なメモリ量を持つ必要があるだけではなく、そのメモリは着信ビデオデータレートの少なくとも２倍のレートをサポートする読み書きバンド幅の能力を持っていなくてはならない。このようなシステムでは、このことは７５０メガバイト／秒以上（現在の技術では２０個の高価なメモリチップ）のバンド幅を必要とする。先の開示は、シリコン光変調装置の簡素化、バッファメモリのピークバンド幅低減及びシリコン光変調器のインタフェースに関する最適化について記述しているが、これはドライブシステムの一部としてダブルバッファのフレームメモリを想定し又は説明している。必要とするものは、従来のビデオソースとインタフェースするために完全にダブルバッファの高速フレームメモリのサポートを必要としないＰＷＭグレースケール若しくはカラー又はその両方を与えるデジタルディスプレイシステムである。発明の概要フレーム毎に受け取られ各ピクセルの一緒に到着するすべてのデータビットに対してフォーマットされた着信シリアルデジタルビデオデータストリームを同様に加重されたビットのシーケンスとしてフォーマットされたデジタルＰＷＭに変換する方法と装置が用いられる。着信ビデオデータは一時的にデジタルメモリに記憶される。コントローラは、それぞれのバッファが同様に加重されたビットだけを持つ複数のバッファに前記メモリ内のデータを編成する。データはバッファ内でグループとして集められる。次にデータは、好ましいＰＷＭ信号を作り出すためにフレーム時間の所定の部分の後に、同様に加重されたビットのグループとしてディスプレイ装置に結び付けられる。それぞれの着信ビデオデータのビットがフレーム時間の部分の間記憶されるので、本発明は、従来技術のものと比較して、バッファメモリの総量のデシメーション（低減）を容易にする。発明の最初の実施態様は、着信ビデオデータワードを多数の論理的に分離したビットチャネルに分割する回路である。これらのビットチャネル内のデータは、そのデータが表示されるまでそれぞれのバッファが該データを遅延させるのに必要な量だけを持つように構成されたいろいろなサイズのバッファの中に流れ込む。データ項目がシリコン光変調器に転送されてアップデートサイクルで表示された後、そのデータアイテムを記憶したメモリセルは自由になり新しい着信データ項目のために再利用される。バッファチャネルの数Ｎが２値のＰＷＭグレースケールデータワード内のビット数と等しくなるように、かつ、表示される画像を決める情報のビット数よりも決して大きくならないようにシリコン光変調器アドレス指定システムを構成することができる。Ｎが小さい場合、アドレス指定及び制御回路の複雑さは低減される。全ビデオフレームのダブルバッファは取り除かれ、その代わりに、バッファを好都合に、低コストＤＲＡＭのようなひとつの大容量メモリデバイス内の先入れ先出しメモリ（ＦＩＦＯ）あるいは多数の円環状バッファとして実装することができる。発明の利点はシステムコストが下がることである。本発明は、我々が１９９６年４月２２日の優先権の主張をして出願し１９９７年１０月３０日に公開されたＷＯ-Ａ-97 40487に開示されるような最適化されたアドレス指定システムと共に用いることに特に適する。そういったアドレス指定システムを用いて、データが表示される前にデータの平均遅延時間を減らすことによって合計バッファ量必要条件を最小にすることができる。図面の簡単な説明図１は、従来技術の典型的なビデオタイミング関係を示し、シリコン光変調器アップデートについての着信ビデオデータとこのデータの出力との時間的関係を示す図。図２は、本発明の一般化された装置のブロック線図である。図３は、本発明の好ましい実施形態の４ビットグレースケールでの２値加重のシリコン光変調器アップデートについての着信ビデオデータとそのデータの出力との時間的関係を示す図である。図４は、非２値加重の時間セグメントに対するアップデートシーケンスを示す図。図５は、不動作時間あるいはブランクに対するアップデートシーケンスを示す図。図６は、フレームシーケンスカラーシステムのアップデートシーケンスを示す図。図７は、グレイサブコーディングＦＳＣシステムのアップデートシーケンスを示す図。好ましい実施形態の詳細な説明図２は本発明の実施形態の一般化されたシリコン光変調器ディスプレイシステムのブロック線図を示す。ＰＷＭを利用した従来技術の着信ビデオ信号がコーナーターニング回路２００につながれる。好ましい実施態様において、ビデオ信号はいくつかのビットを加重する目的で２進基数コーディングを利用する。Ｎビットの加重が存在する。従来技術の実施では、着信ビデオ信号は、次のピクセルに対していかなるビットを与える前にひとつのピクセルにすべてのビットを与えるように編成される。本発明のシリコン光変調器ディスプレイ２７０は、好ましくは、米国特許第５ ,３１１,３６０号に開示されるようなＧＬＶである。このＧＬＶは１つの横列の全ディスプレイデータを同時にアップデートするように構成されている。同様に加重されたＰＷＭビットのためのビットはすべて同時にアップデートされる。アップデートシステムは、好ましくは、我々が１９９６年４月２２日の優先権を主張して出願し１９９７年１０月３０日に公開されたＷＯ-Ａ-97 40487の開示に従う。その発明によれば、グループあるいは横列は同時にアップデートされないが、それよりもむしろ、ディスプレイデータの負荷に関するバンド幅必要条件を減らすために、あるアルゴリズムに従う。さらに、一般に、異なる加重のビットは、連続するアップデート処理においてディスプレイの互いに隣接していない横列につながれる。従って、グループパーティションにおいて同様に加重されたビットを集めることが必要である。コーナーターニング回路２００は、着信ビデオデータワードを複数のＮビットチャネルに分けるように構成されている。この回路は、グループの大きさがバンド幅制約とバッファメモリデータワードサイズに依存する同じビットチャネルに行くビットのグループを集める。このビットチャネルの分離を行う方法は、ビットプレーンコンピュータディスプレイシステム（例えば、いくつかのＩＢＭのビデオディスプレイアダプタ、あるいは「ＶＧＡ」モード）の分野、あるいは置き換え機能が同等な順序付けを必要とするコンピュータマトリックス算術の分野で周知である適当な方法とすることができる。置き換え機能は、横列と縦列のアレイアクセスオーダーを変換し（軸交換）、あるいは、特に本発明において、同じように加重されたビットのグループが出力されるように(ワードの集まりをスライスしたものとして)、ビットアレイの直交する軸間のアレイアクセスオーダーを交換する。それ故、ここでは、この機能のことを「コーナーターニング」と呼ぶ。この機能は、その最も減少した形式において、一度に１ビットを多重送信（選択）する機能である。しかしながら、更に典型的には、その機能は、１０ビットｘ８ビットのレジスタアレイを含み、このレジスタアレイにワード幅バスから８ワードが順次負荷され、レジスタが満たされると、１０バイトのように別のバイト幅バスで別の方向に読み出される。要約すると、その機能は、メモリデータバス幅に見合うようにするため、時間に関する部分的順序替えである。この時間的順序替えは、ビデオ入力順序とシリコン光変調器アップデート順序のインターフェースに影響を与えるようバッファメモリによって下流方向に達成される。コーナーターニングブロック２００から出力されるデータ出力はデータバス２１０に接続され、このバス２１０は次に、順序付け・制御装置（コントローラ）２３０の下でＮ個のバッファメモリ２２０に接続されている。コーナーターニング回路２００とバッファメモリ２２０をつなぐデータバス２１０はビデオバンド幅及び回路速度に適切な幅のものが選ばれ、上述したようにコーナーターニング回路に影響を与える。最も好都合に、システムを通じてのバス幅は８、１６又はその他２の累乗のビット数幅であり、異なる加重のデータ、ビットチャンネル又はカラー成分は、適当にハードウェアを減らすために時間多重送信とすることができる。ピクセルグループに細分類されるシリコン光調整器アレイ、全体のバス幅、データのシリアル化、及びその他の実装に依存して、ブロック間の特定の実装においてバッファ及び制御回路を多少追加することが必要であるかもしれないことは当業者にとって明白である。不必要で無関係の詳細を述べて発明を不明瞭にするのを避けるために、この追加のバッファ及び制御回路については概要を述べることにとどめる。そういった代替実装は本発明の開示に含まれる。バッファメモリ２２０は、従来技術を用いて、静的割振りスペースを有する１又は２以上の物理的な記憶装置の中に納められた可変長の円環状バッファとして好都合に構成される。バッファメモリ２２０は、ＤＲＡＭ、ＳＲＡＭ、ＦＩＦＯ、シフトレジスタ、ＶＲＡＭといった半導体メモリを含み(但し、これらに限定されない)、適当なタイプのメモリとすることができる。本発明によれば、バッファサイズは１つのビットチャネルから次のビットチャンネルまで大きく変動するであろうし、また、明白なことであるが、その相対的な大きさはＰＷＭビット加重と関係がある。これは、いくつかのチャンネルについて階層的なメモリ割付又は「キャッシュ」を用いる機会を提供する。タイミングデータパス回路として同一チップ内に組み込まれる小さい（従って、低コストの）メモリブロックは、外部バッファメモリ（例えばバルクＤＲＡＭ）に対して要求されるバンド幅条件を非常にゆるくする。従って、いくつかの応用において、システム全体のコストダウン及び消費電力の低減を行うことができる。例えば、２ビットのＰＷＭ２進基数システムを考えて下さい。フレームを表示するビットの半分は短いビットであって、そして半分は長いビットである。従来のビデオデータが流れ込むと、グループあるいは横列のデータが受け取られる。我々の先の特許に開示される技術のアルゴリズムの性質のために、横列（即ち、ビデオライン）のデータが受け取られた後、短時持続ビットをすぐにディスプレイにつなぐこととしてもよく、他方最も長期にわたるビットはフレーム周期の４分の１の時間記憶されなくてはならない。従って、短時持続ビットに対してはただ１行（ライン）だけの記憶装置が必要とされるのに対して、最も長期にわたるビットに関しては多くの行（縦の合計の４分の１）のバッファが要求される。１ピクセルが８ビットの２値加重ＰＷＭシステムにおいて、４つの最下位ビットチャンネルはシステムバッファメモリの約６％を、システムバンド幅の約５０％を要求する。半導体チップ間の境界の向こうのバンド幅は内部バンド幅より高価であることはよく知られており、他方、ロジックサーキット（例えばＡＳＩＣ）のメモリの１ビット当たりのコストは、流通品のメモリ（例えばＤＲＡＭ）より高い。さらに、より速い記憶装置は容積がより小さいくなる傾向がある。設計者は、好ましいシステムパラメータを最適化するため、特定の実装でのメモリの選択を行うことができる。本発明は、縦横列アレイとして構成された複数のピクセルを含む表示装置用に設計された。装置は、ピクセルの横列が１０２４、縦列が１２８０のＧＬＶタイプのシリコン光変調器２７０を含む。アップデートサイクルにおいて、順序付け・制御論理２３０の下で、ビットチャネルバッファメモリからの表示データが縦列ドライバ２６０を形成する横列の１２８０個のレジスタに入れられる。縦列ドライバ２６０によって与えられた縦列データに対してアップデートされる１つの横列の全ピクセルを横列ドライバ２４０が選択するので、データはシリコン光変調器２７０に書き込まれる。このプロセスは以下に述べるアドレス指定システムに従って繰り返えされる。我々が１９９６年４月２２日の優先権を主張して出願し１９９７年１０月３０日に公開されたＷＯ-Ａ-97 40487は、バンド幅を低減し、かつ、ＰＷＭ加重(周期)の大きさの順序替え及び選択について大きな柔軟性を有するという利点を含むＰＷＭアドレス指定システムを記述する。さらに、次の特性をもまた与えている。 i）各ＰＷＭビット加重に対して、データは、その到着と同じシーケンス（順序）で示される。 ii）各ビットチャネルに関して、データの到着と表示との遅延時間は一定である。 iii）ＰＷＭセグメント（ビット加重）をどのような順序ででも表示できる。これらの特性は本発明に利点を与えるように次の方法で用いられる。相互に関係する特性i）とii)は、必要とされるビットチャネルの数がグレースケールのワードの大きさに等しいように用いられる。その数は、好ましい実施形態においてはたったの１０である。特性ii)により、遅延時間は、比較的単純な円環状バッファを用いて、従ってより少ない順序付け・制御装置を用いて達成される。各データアイテムの読取に対して１つが書き込まれる。ビットチャネル間の実質的な差のみが実行される遅延時間であり、それ故円環状バッファの大きさである。図３は、１０２４のシリコン光変調器横列、１０２４のビデオラインのシステムにおけるシリコン光変調器アップデートシーケンスに対するビデオ入力シーケンスに関連する好ましいアドレス指定システムを示す。この図においては、わかりやすくするために、４ビットの２値加重を示す。各ビットチャネルがＰＷＭシーケンスにおける先行するビット加重の合計に比例するバッファサイズだけを必要とすることに留意すべきである。時間データは、表示されるべき以前のビットを待ちながら列を作らなければならない。いっそう正確に言えば、次のようになる。ここで、Wiはビデオライン（ビデオライン周期の倍数として表されるデータの周期）に関するi番目のビットの加重、Ｎはビットチャネルの数、そしてＬはライン毎のピクセル数である。単位はビットである。本発明の好ましい実施形態では、特性iii)は、最初にディスプレイＬＳＢを、最後にＭＳＢを選択し、かつ、２値加重ＰＷＭを選択することによってバッファメモリサイズの総計をさらに最小にするために用いられる。換言すれば、一群のＬＳＢが集められると、それらはすぐにディスプレイにつながれるで、さらなるメモリを必要としない。この１０２４ｘ１２８０ドットの１０ビットカラーチャンネルシステムでは、ＬＳＢ（ビットチャンネル０）は各カラーチャンネルに対し１ラインのバッファ（１２８０ビット）を必要とし、ビットチャンネル１は２ラインを必要とし、ビットチャンネル２は４ラインを必要とし、同様に最高で９ビットに対し５１２ラインを必要とする。必要とされる合計バッファメモリは、３ｘ１０２３ｘ１２８０ビット（ＲＧＢカラー）、すなわち、従来のダブルバッファが必要とする量の２０分の１以下であり、５１２キロバイト(Kbyte)対１０メガバイト(Mbyte)以下である。このように、バッファメモリサイズが極めて大きく縮小されることになる。入力から出力までのシーケンスとともにバッファメモリ内容の変更を正確に示すために、１つのＧＬＶに関する仮定の（単純化された）１６ラインビデオ、４ビットグレースケールシーケンスを考えて下さい。Ｌ（１ラインのピクセル数）は一定であるので、前記テーブルは「ビットライン」に関して与えられていずれの水平解像度のＧＬＶに適用される。前記仮定は、各着信ビデオラインに関して、４つの対応シリコン光変調器アップデート(１つ１つが各ビットチャンネルに対するもの)を表わし、さらに、どういったデータがビットチャンネルバッファに記憶されるかを表す。例えば、ビデオライン３から来るすべてのビット２は、ビデオライン７と、ビットチャネル２のバッファが４ライン長さであることを必要とする間、アップデートに用いられる。このバッファメモリを使用することにより、我々が１９９６年４月２２日の優先権を主張して出願し１９９７年１０月３０日に公開されたＷＯ-Ａ-97 40487に詳細に説明されているバンド幅改良及びアドレス指定システムの恩恵を得ることができる。他の実施形態ビデオシステムの多くの特性は、認知されるフレームフリッカ、他の精神的視覚効果、光効果、コスト、物理的な特質等の種々のパラメータに役立つように最適化される。好ましい実施態様は、着信フォーマットでのライン数が２の累乗であり、かつ、ブランク時間（水平及び垂直「フライバック」）ような発生の可能性のある症状を含まない１０２４ｘ１２８０ドットのビデオフォーマットに関して記述した。以下は、本発明と設計サイズの柔軟性及びさらなる詳細を示すものである。ある特定の状況の下でＰＷＭ加重は２の累乗として、あるいは、又は２の非整数値累乗であるようには選択されない。例えば、悪化データパターンによるフリッカを減少させるために、我々が１９９６年４月２２日の優先権を主張して出願し１９９７年１０月３０日に公開されたＷＯ-Ａ-97 40487に記載されるように、トップビットスプリット（top-bit splitting）が用いられた。図４はタイミング図を示す。ここで、２つのＭＳＢは半分に分けられ、交互に表示される。１０２４ライン表示に適用されるこの例において、これらのＭＳＢはそれぞれ、２５６と５１２ラインのバッファに代えて、６４０と７６８ラインのバッファを要求し、１０２３を対照した場合、合計で１６６３ラインを要求する。これは、従来技術のものと比較すれば大きな低減であり、また、ＬＢＳをキャッシュすることからバンド幅を節減することができる。上の式は一貫して２の非累乗の加重である。ＭＳＢのビットチャネルバッファは１回書き込まれ、しかしそれぞれ２回読み出され、よってある程度より複雑なシーケンスを必要とすることに留意されたい。着信ビデオ信号の水平帰線消去は、データ転送速度を滑らかなにするために小さいＦＩＦＯが用いられるため、ほとんど問題を表さない。しかしながら、垂直帰線消去ははるかにより長い継続時間を有し、実質的にバッファを必要とする。例えば、４０ラインの垂直帰線消去を備える着信ビデオ信号は、入力転送速度を出力転送速度と一致させるために各ビットチャンネルに関して最大で４０ラインの記憶容量を必要とする。これによりトータルシステムメモリ必要容量が過度に増えることはないけれども、ＬＳＢのキャッシングによりいっそうコスト増になる。この問題に対する解決法は、着信ビデオのブランクに長さが等しい対応ブランク周期をＰＷＭシーケンスに含めることである。この手順は、着信ビデオが２の非累乗数のアクティブラインを有するシステムにもまた用いることができるが、ＰＷＭシステムは２値加重を有する。極端な場合、ブランキング時間は表示時間又はフレームタイムの大部分を消費し、より低減された長さのビットチャネルバッファを必要とし、それにより、好ましい実施例と比較してシステムメモリ量を減らす。このことは図５に示される。長いブランキング時間を有する欠点は、シリコン光変調器が均等に照らされるときに、明るさ効率とコントラスト比が減少することである。しかしながら、光源が作用面積（ピクセルの非ブランク帯）と同時にアレイを走査するように構成されていれば、明るさ効率又はコントラスト比のロスはほとんどない。長いデッドバンドの利点は、悪化したデータパターンのために覚知されるフリッカをビット分割によらないで除去できることと、フレームシーケンシャルカラー（ＦＳＣ）システムでの色割れアーティファクト(見ている者の視野内に表示された画像の相対的な動きによって生じたもの)を低減できることを含む。システムコストを下げるために（ＦＳＣ）技術をカラーディスプレイシステムに適用することができることはよく知られている。ＦＳＣシステムでは、単一のシリコン光変調器が３つのシリコン光変調器に置き換わり、赤、緑、青の成分を同時に表示することに代え連続的に表示する。図６は、ＦＳＣシステムを構成する本発明の可能な実装を示す。最も直接的な形態では、この実装はいくつかのデッドバントに対して２の非累乗のＰＷＭシステムに等しい。アクティブなピクセルに照明カラー成分を重ねるのを避けるためにデッドバンドを含めることとしてもよい。図７は、システムメモリ容量必要条件に関して改良したシステムを示す。その改良システムでは、４バンドが用いられ、第１バンドがＬＳＢ情報（例えば、０から５のビット加重）を表示し、残りの３つのバンドは以前のようにＲＧＢ情報（残りのビット加重６−９）を表示する。第１バンドは、ＲＧＢＬＳＢの合計の強さで、かつ、いくつかの色情報が失われてグレイで表示される。（人間の目は画像品質に関しクロミナンスグラデーションに対しては輝度デグラデーションほど敏感ではない。）このようなグレーのサブコーディングはＬＳＢに必要とされる記憶容量の係数をほぼ３低減することができ、また、キャッシュサイズを減らすために有用な枝術である。同様に、フレーム時間は各カラー成分に対し２バンドを含むことができ、すべての色に対してＬＳＢ情報を早く表示できる。メモリサイズとバンド幅の低減は、好ましい実施形態のラインシーケンスビデオ入力装置とは異なる構成の他の実施形態でも達成されることは明確である。添付の請求の範囲は発明の範囲内にあるすべての変更に適用されると考える。請求の範囲 1. 各ピクセルの同時に着信するデータに対してフォーマットされた着信シリアルビデオデータストリームを同様に加重されたビットのグループのシーケンスとしてフォーマットされたデジタルＰＷＭビデオに変換する方法であって、ａ．各フレームが所定数のビットによって形成される一連のフレームを表示する着信シリアルビデオデータストリームを受信し、ｂ．前記データが同様に加重されたビットグルーブとしてアクセスできるように複数のバッファ内のメモリ（２２０）に前記データを記憶し、前記各バッファは一定の遅延時問を与えることができ、ｃ．前記所定数のビットよりも少ないビット数が前記メモリ内に同時に記憶されるように前記メモリ（２２０）内にグループを集めるように編成する、ステップを含んでなる方法。 2. １つのピクセルの同時に転送される全てのデータに対して編成された着信シリアルビデオデータストリームを同様に加重されたビットのグループに編成されたデジタルＰＷＭビデオに変換する方法であって、ａ．各フレームが所定数のビットによって形成される一連のフレームを表示する着信シリアルビデオデータストリームを受信し、ｂ．前記データが同様に加重されたビットとしてアドレス指定されるように前記データをメモリ（２２０）に記憶し、ｃ．前記メモリ（２２０）に前記所定数のビットより少ないビット数が同時に記憶される必要があるように持続時間が短いグループが完成したときに、該グループを表示装置（２７０）に表示する、ステップを含んでなる方法。 3. 請求項２の方法であって、１つの全フレームのデータよりも少ないデータを前記メモリ（２２０）に記憶する方法。 4. 請求項３の方法であって、前記着信シリアルビデオデータストリームは垂直帰線消去時間を含んでなり、方法は、該垂直帰線消去時間に一致するデットバンドを表示装置に形成するステップをさらに含んでなる方法。 5. 請求項４の方法であって、前記メモリ（２２０）のサイズをさらに減らすために前記デッドバンドの間にデータの一部を表示するステップを更に含んでなる方法。 6. 請求項４の方法であって、前記表示装置（２７０）は照明源を有するシリコン光変調器である方法。 7. 請求項４の方法であって、デッドバンドを避けるために前記照明を操作するステップをさらに含んでなる方法。 8. １つのピクセルの同時に転送される全てのデータに対して編成された着信シリアルビデオデータストリームを同様に加重されたビットのグループに編成されたデジタルＰＷＭビデオに変換する装置であって、ａ．各フレームが所定数のビットによって形成される一連のフレームを表示する着信シリアルビデオデータストリームを受信する受信手段と、ｂ．前記データが同様に加重されたビットとしてアドレス指定されるように前記データをメモリ（２２０）に記憶する記憶手段と、ｃ．前記メモリ（２２０）に前記所定数のビットより少ないビット数が同時に記憶される必要があるように持続時間が短いグループが前記メモリ（２２０）内に完成したときに、該グループを表示装置（２７０）に表示する表示手段とを、含んでなる装置。 9. 請求項８の装置であって、前記記憶手段は、各ビットプレーンが各ビット加重に対応し各ビットプレーンに必要なメモリビット数がビット加重に比例するように複数のビットプレーン内に前記着信シリアルビデオデータを分割する手段を含んでなる装置。 10．請求項９の装置であって、前記メモリ（２２０）はＲＡＭからなる装置。 11．請求項９の装置であって、全フレームデータよりも少ないデータを前記メモリ（２２０）に記憶する装置。 12．請求項１１の装置であって、前記着信シリアルビデオデータストリームは垂直帰線消去時間を含んでなり、装置は、該垂直帰線消去時間に一致するデットバンドを表示装置（２７０）に形成する手段をさらに含んでなる方法。 13．請求項１２の装置であって、さらに前記メモリ（２７０）のサイズを減らすために前記デットバンドの間にデータの一部を表示する手段をさらに含んでなる装置。 14．請求項１２の装置であって、前記表示装置（２７０）は照明源を有するシリコン光変調器である装置。 15．請求項１２の装置であって、前記デッドバンドを避けるために前記照明源を操作する手段をさらに含んでなる装置。 16．１つのピクセルの同時に転送される全てのデータに対して編成された着信シリアルビデオデータストリームを同様に加重されたビットのグループに編成されたデジタルＰＷＭビデオに変換する装置であって、ａ．着信シリアルビデオデータストリームを受信する受信手段と、ｂ．前記データを受信するように設けたデジタルメモリ（２２０）と、ｃ．前記メモリに接続されたコントローラであって、各ビットプレーンが同様に加重されたビットのみを有するように複数のビットプレーンに前記データを記憶させるコントローラ（２３０）と、ｄ．前記ビットプレーンをグループ内に集める手段と、ｅ．最も短い持続時間のビット加重のグループが形成されたときに該グループが表示装置に結びつけられ、１つの全フレームのデータよりも少ないデータが同時に前記デジタルメモリに記憶されるように、データグループを前記表示装置に結びつける手段とを、含んでなる装置。 17．請求項１６の装置であって、前記記憶手段は、各ビットプレーンが各ビット加重に対応し各ビットプレーンに必要なメモリビット数がビット加重に比例するように複数のビットプレーン内に前記着信シリアルビデオデータを分割する手段を含んでなる装置、。 18．請求項１６の装置であって、前記メモリ（２２０）はＲＡＭからなる装置。 19．請求項１８の装置であって、１つの全フレームのデータよりも少ない量のデータを前記メモリ（２２０）に記憶する装置。 20．請求項１９の装置であって、前記着信シリアルビデオデータストリームは垂直帰線消去時間を含み、装置は前記垂直帰線消去時間に一致するデットバンドを表示装置に形成する手段をさらに含んでなる装置。 21．請求項２０の装置であって、さらに前記メモリ（２２０）のサイズを低減するために前記デッドバンドの間にデータの一部を表示する手段をさらに含んでなる装置。 22．請求項２０の装置であって、前記表示装置（２７０）は照明源を有するシリコン光変調器である装置。 23．請求項２０の装置であって、前記デッドバンドを避けるために前記照明源を操作する手段をさらに含んでなる装置。 24．請求項１９の装置であって、前記メモリ（２２０）の一部はキャシュからなる装置。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 5/399 Ｈ０４Ｎ 7/13 ＺＨ０４Ｎ 7/24 (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＣＡ，ＣＮ，ＣＺ，ＥＥ，ＦＩ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，ＫＧ，ＫＰ，ＫＲ，ＬＫ，ＬＲ，ＬＴ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＲＯ，ＳＧ，ＳＩ，ＳＫ，ＴＲ，ＴＴ，ＵＡ，ＵＺ，ＶＮ【要約の続き】デオデータストリームを同様に加重されたビットのグループに変換するための装置及び方法を用いる。着信シリアルＰＷＭビデオデータストリームが受け取られと、それはデジタルメモリに記憶される。コントローラは、メモリ内のデータをそれぞれのビットプレーンが同様に加重されたビットのみを有する複数のビットプレーンに編成する。データはビットプレーン内にグループとして集められる。データは同様に加重されたビットのグループとして表示装置に結びつけられる。最も短い継続時間ビット加重のグループが形成されると、それらグループはディスプレイにつながれる。これにより、１つの全フレームのデータ量よりも少ないデータ量が記憶されることになる。

Claims

【特許請求の範囲】１. 各ピクセルの同時に着信するデータに対してフォーマットされた着信シリアルビデオデータストリームを同様に加重されたビットのグループのシーケンスとしてフォーマットされたデジタルＰＷＭビデオに変換する方法であって、ａ．前記着信シリアルビデオデータストリームを受信し、ｂ．前記データが同様に加重されたビットグループとしてアクセスできるように複数のバッファ内のメモリに前記データを記憶し、前記各バッファは一定の遅延時間を与えることができ、ｃ．前記各バッファの最小サイズが該バッファによって１フレーム時間で記憶される全データの合計よりも少なくなるようにメモリ内にグループを集めるように編成する、ステップを含んでなる方法。２. １つのピクセルの同時に転送される全てのデータに対して編成された着信シリアルビデオデータストリームを同様に加重されたビットのグループに編成されたデジタルＰＷＭビデオに変換する方法であって、ａ．着信シリアルビデオデータストリームを受信し、ｂ．前記データが同様に加重されたビットとしてアドレス指定されるように前記データをメモリに記憶し、ｃ．持続時間が長いデータよりも持続時間が短いデータにより少ないメモリを必要とするように持続時間が短いグループが完成したときに、該グループを表示装置に表示する、ステップを含んでなる方法。３. 請求項２の方法であって、１つの全フレームのデータよりも少ないデータをメモリに記憶する方法。４. 請求項３の方法であって、前記着信シリアルビデオデータストリームは垂直帰線消去時間を含んでなり、方法は、該垂直帰線消去時間に一致するデットバンドを表示装置に形成するステップをさらに含んでなる方法。５. 請求項４の方法であって、前記メモリのサイズをさらに減らすために前記デッドバンドの間にデータの一部を表示するステップを更に含んでなる方法。６. 請求項４の方法であって、前記表示装置は照明源を有するシリコン光変調器である方法。７. 請求項４の方法であって、デッドバンドを避けるために前記照明を操作するステップをさらに含んでなる方法。８. １つのピクセルの同時に転送される全てのデータに対して編成された着信シリアルビデオデータストリームを同様に加重されたビットのグループに編成されたデジタルＰＷＭビデオに変換する装置であって、ａ．着信シリアルビデオデータストリームを受信する受信手段と、ｂ．前記データが同様に加重されたビットとしてアドレス指定されるように前記データをメモリに記憶する記憶手段と、ｃ．持続時間が長いデータよりも持続時間が短いデータにより少ないメモリを必要とするように持続時間が短いグループがメモリ内に完成したときに、該グループを表示する表示手段とを、含んでなる装置。９. 請求項８の装置であって、前記記憶手段は、各ビットプレーンが各ビット加重に対応し各ビットプレーンに必要なメモリビット数がビット加重に比例するように複数のビットプレーン内に前記着信シリアルビデオデータを分割する手段を含んでなる装置。 10．請求項９の装置であって、前記メモリはＲＡＭからなる装置。 11．請求項９の装置であって、全フレームデータよりも少ないデータをメモリに記憶する装置。 12．請求項１１の装置であって、前記着信シリアルビデオデータストリームは垂直帰線消去時間を含んでなり、装置は、該垂直帰線消去時間に一致するデットバンドを表示装置に形成する手段をさらに含んでなる方法。 13．請求項１２の装置であって、さらにメモリサイズを減らすために前記デットバンドの間にデータの一部を表示する手段をさらに含んでなる装置。 14．請求項１２の装置であって、前記表示装置は照明源を有するシリコン光変調器である装置。 15．請求項１２の装置であって、前記デッドバンドを避けるために前記照明源を操作する手段をさらに含んでなる装置。 16．１つのピクセルの同時に転送される全てのデータに対して編成された着信シリアルビデオデータストリームを同様に加重されたビットのグループに編成されたデジタルＰＷＭビデオに変換する装置であって、ａ．着信シリアルビデオデータストリームを受信する受信手段と、ｂ．前記データを受信するように設けたデジタルメモリと、ｃ．前記メモリに接続されたコントローラであって、各ビットプレーンが同様に加重されたビットのみを有するように複数のビットプレーンに前記データを記憶させるコントローラと、ｄ．前記ビットプレーンをグループ内に集める手段と、ｅ．最も短い持続時間のビット加重のグループが形成されたときに該グループが表示装置に結びつけられ、１つの全フレームのデータよりも少ないデータが記憶されるように、データのグループを前記表示装置に結びつける手段とを、含んでなる装置。 17．請求項１６の装置であって、前記記憶手段は、各ビットプレーンが各ビット加重に対応し各ビットプレーンに必要なメモリビット数がビット加重に比例するように複数のビットプレーン内に前記着信シリアルビデオデータを分割する手段を含んでなる装置、。 18．請求項１８の装置であって、前記メモリはＲＡＭからなる装置。 19．請求項１８の装置であって、１つの全フレームのデータよりも少ない量のデータをメモリに記憶する装置。 20．請求項１９の装置であって、前記着信シリアルビデオデータストリームは垂直帰線消去時間を含み、装置は前記垂直帰線消去時間に一致するデットバンドを表示装置に形成する手段をさらに含んでなる装置。 21．請求項２０の装置であって、さらにメモリサイズを低減するために前記デッドバンドの間にデータの一部を表示する手段をさらに含んでなる装置。 22．請求項２０の装置であって、前記表示装置は照明源を有するシリコン光変調器である装置。 23．請求項２０の装置であって、前記デッドバンドを避けるために前記照明源を操作する手段をさらに含んでなる装置。 24．請求項１９の装置であって、前記メモリの一部はキャシュからなる装置。