CN1236464A - 在一个数字脉冲宽度调制显示系统内减小带宽和帧缓冲器尺寸 - Google Patents

Abstract

一种将逐帧接收、且按照单一象素的所有数据同时发射的形式格式化的引入序列视频数据转换成数字PWM视频的方法和装置,所说数字PWM视频作为相似权重比特的序列。引入的视频数据临时存储在一个数字存储器中。控制器将该存储器中的数据排列到多个缓冲器中,每一个缓冲器只有相似权重的比特。该数据作为组被收集在缓冲器之内。该数据然后作为相似权重的比特组被加到显示装置。当最短的持续时期比特权重形成时,他们被加到显示器上,因此需要存储的只是一帧时间的一部分。因此,用以存储PWM视频数据的缓冲器的尺寸小于一个整帧。

Description

在一个数字脉冲宽度调制显示系统内 减小带宽和帧缓冲器尺寸

本发明涉及利用脉冲宽度调制来影响静止和视频序列中的灰色等级或彩色图象的数字显示系统的领域。更特别地，本发明涉及一种方法及一种装置，用于在减小带宽和帧缓冲器尺寸的这样一种系统中将常规视频信号格式接口到空间光线调制器装置。

根据常规实践，并且很大程度上因为阴极射线显象管显示器在历史上占据统治地位，视频信号被格式化，以例通过一个连续的过程广播或者通信到显示装置。为方便起见，这样的显示在这里将称作为连续的显示。在一连续的显示中每一幅连续的二维图象或帧以一种重复的锯齿模式沿着水平的行并垂直向下连续地被扫描。在每一时间点，在显示器上的一个特殊位置的色彩和强度在视频信号中被定义。这个信号被数字化，并且也是直接数字源的典型，诸如MPEG解码器和计算机显示子系统。这就是说当模拟信号被数字化时二维图象数据的常规时间顺序被保存，并且也是直接数字源的典型例子，诸如MPEG解码器与计算机显示子系统。这就是说常规视频顺序(及显示)是这样的，即构成一个象素数据字的比特及时被沟通到一起；象素相继被沟通，以便形成一条线；连续行的行序列定义帧；一个全视频序列逐个帧地被定义。这样，图象数据以这样一种常规显示装置的扫描速率被接收。因此没有必要在一种普通的电视或者类似的显示装置中存储图象数据。

所谓的数字显示在现有技术中是众所周知的。当利用一种数字显示装置显示图象时，一个数据比特定义每一个图象单元(象素)的状态。这样，每一个象素根据数据比特的二进制状态或开或关。为了形成一个可变性更强的图象，最好是利用脉冲宽度调制(PWM)提供可选择的灰色等级，同时这样增加的可变性能可以用来提供更多信息或者图象的更真实性。例如，考虑这样的显示，其中‘开象素’是白色，‘关象素’是黑色。为了达到一个中间状态，例如灰色，象素能平等地是在开与关之间被拨动。如果象素显示时期足够短，观众的眼睛/大脑系统自动地结合这个被拨动的象素以感知一个灰色图象而非黑色和白色。为了获得颜色更浅或者更深的灰色，可以调整拨动象素的占空度，这样根据与信号字的比特相应的多重状态象素开的时间或多或少。换句话说，开脉冲的宽度将相对于关脉冲的宽度被调整(调制)以改变象素的明亮/黑暗的程度。

用以利用PWM来产生灰色等级的技术直接被用于利用PWM来在显示技术中产生彩色的技术。为了避免使本发明在不必要和无关的细节中模糊不清，现有技术的一些部分和本发明将仅仅相对于与黑色和白色灰色等级显示的形成来描述。对于普通专业技术人员，很明显这些技术能直接被用来利用红黄蓝三原色形成彩色显示组合。显然，色彩在本发明之内也会被考虑到。

将显示时期划分为更小片断的变化时期，加权PWM方案调制一个输出。比特的权重由在象素上出现的数据值的时间控制，即，被编写和稍后重写之间的时间。常规方案利用一种二进制基数号码编码加权，其中在象素信号字中的每一比特具有其前任的一半权重，并且相应片断时期以相同的方式标定。调制信号在帧的全部、一些或零个片断中激活以产生代表一个特定参数的信号。这种方法与装置能用于在显示的灰色变化级别中间选择。常规地，一个二进制加权的灰色等级能在2ⁿ灰色级别中间选择，且此处的n是在二进制加权中的比特数量。

数字显示的一种类型是硅光调制器。硅光调制器的一个例子在1994年5月10日授予Bloom等人的美国专利5,311,360给出了，在此作为参考文献。另一个硅光调制器由得克萨斯仪器公司申请的欧洲专利申请号94100308中给出。不同于现有技术的串行显示，这种类型的数字显示不是一次一个象素的更新显示。在得克萨斯仪器公司给出的一种显示类型中，阵列的所有象素同时被更新。目前有1024×1280象素的高分辨率显示，因而1,310,720象素，需要一次更新。

由于其中之一的理由，某些硅光调制器阵列(以芯片或者组件的形式)以象素组形式被更新，而不是将阵列的所有象素一次更新，这样减少了许多与一次性转换百万个或者更多数据比特关联的相互联系和带宽问题。例如，参见1995年6月7日申请的美国专利申请号08/473,750和1996年4月22日申请的美国专利申请号08/635,479，在此作为参考文献。更新是这样一个数据组转换到光调制器并且显示的事件。

及时对更新事件的排序--通常被认为是‘寻址’--产生令人满意的PWM效果，以至于通过覆盖老数据及开始一段新的时间段，一次更新不时打断以前更新的时间段。在美国专利5,311,360中硅光调制器包括一个光栅阀(GLV)。例如在那个参考文献中，一组中包括一完全的水平行或一排象素，同时一排被平行地更新。

如前所述，在PWM视频显示系统中定义一个特殊的象素的灰色级别的数字数据词的比特在一个连续的数据流中一个象素一个象素地到达。然而，在硅光调制器中，在各点即时出现的数据更新被分散到帧时期内。因此，当在一数字PWM显示器上显示一个常规视频源时，需要缓冲存储器在引入的视频和硅光调制器之间进行接口。一个引入的视频信号通常不是PWM，而是被数字地编码，一般是二进制编码。视频显示信号是PWM。引入的视频数据时序与显示数据时序之间的一种典型的关系，如图1中所示为4-比特灰色等级。请注意，直到行1023中的数据被接收到了，行0中的数据的最高有效位(MSB)才能用于显示更新；行0MSB和所有中间数据值不得不同时被存储。

在引入的视频和硅光调制器之间的接口，根据常规实践，需使用两倍-缓冲的帧存储。在这里，一个存储库被写入来自引入的视频帧中的数据，而前面的帧中的数据从第二个库中同时被阅读。在帧时间的最后，库的功能相互交换：以前被写入的库被读出，而以新的帧数据覆盖以前被读取的库。这样一种系统必须有足够存储容量来维持视频信息的两个完整帧。如上所述，在高分辨率1024×1280中且进而对于该系统，二乘以1,310,726个象素(2,621,440象素)的信息被存储。在八个比特灰色等级PWM系统中，这些帧缓冲器必须包含20,971,520比特的数据存储。彩色系统常规地是数据存储要求的三倍。另外，存储系统要求700兆字节/每秒或者以上的带宽，来应付彩色1024×1280彩色系统中的读和写存取。利用商业上可获得的随机存取存储器组件，这些需要的执行将是十分昂贵的。先前曾描述了硅光调制器装置的优化，缓冲存储器及硅光调制器接口的高峰带宽减弱，但是将二倍缓冲的帧存储设想或者描述为驱动系统的一部分。

另外，在帧周期的全部时期内，一种完整的帧数据可用以形成一个相应的PWM显示寻址方案。换句话说，一旦单帧的所有数据被存储，一组诸如一排的相似权重比特，被收集并且在那一排中同时显示。因此，这种系统不仅必须有上面描述的重要的存储能力，而且存储器必须有一个结合的读一写带宽能力以支持最少两倍于引入的视频数据速率。在这样的系统中要求一个持续不变的750兆字节/每秒的带宽，或者更多(在当前的技术中为20个昂贵的存储芯片)。先前曾描述了硅光调制器装置的优化，缓冲存储器及硅光调制器接口的高峰带宽减弱，但是将二倍缓冲的帧存储设想或者描述为驱动系统的一部分。

需要的是提供PWM灰色等级和/或者色彩的一个数字显示系统，它不要求一个支持完全二倍缓冲的高速帧存储器来进行常规视频源的接口。

一种将引入的串行视频数据转换成数字PWM视频的方法和装置，所说引入的串行视频数据被一帧一帧地接收并对于每个象素用所有比特来格式化，所说数字PWM视频作为相似权重比特的序列。引入的视频数据临时存储在一个数字存储器中。控制器将该存储器中的数据排列到多个缓冲器中，每一个缓冲器只有相似权重的比特。数据以组的形式被收集在缓冲器之内。然后数据在产生所要求的PWM信号的帧时间的一个所预定的片断之后，被作为相似权重比特组加到显示装置。由于引入的视频数据的每个比特被用帧时间的一小部分存储，同以前的技术相比较，本发明简化了整个缓冲存储器量的抽取操作。

发明的第一个方面是电路系统，它将引入的视频数据词划分成一些逻辑上分开的比特通道。在这些比特通道中的数据流进各种大小的缓冲器，这些缓冲器是这样排列的，以至于每一个缓冲器只有必要的容量来延迟数据，直到显示它。一条数据被传送到硅光调制器并且在更新周期中被显示后，存储该数据条目的存储单元被释放并且被再利用于新的引入数据条目。

硅光调制器的寻址方案可以被这样安排以至于缓冲器通道的数量N等于在二进制PWM灰色等级数据词中的比特的数量，并且将永远不大于定义所显示的图象的信息的比特数量。-----在N小的情况下，寻址及控制电路的复杂性减小。完整的视频帧的双重缓冲将被排除，相反，缓冲器可以方便地采用先进先出存储器(FIFO)或单个大容量存储装置中的多个循环缓冲器，诸如一个低成本DRAM。本发明的一个优点是降低了系统成本。

本发明特别适用于我们于1996年4月22日申请的待审申请号08/635,479所述的优化寻址方案。在显示数据之前，通过减小它的平均延迟这种结合最大限度地减小整个缓冲器容量的需要。

图1展示了现有技术的一种典型视频时序关系，它显示了引入的视频数据和硅光调制器更新的那些数据输出之间的空间关系。

图2是本发明的一个概括的系统方框图。

图3图示了在本发明的最佳实施例中，用4-比特灰色等级在二进制-加权的硅光调制器更新中的引入的视频数据与那些数据输出之间的时间关系。

图4以-非二进制加权的时间片断展示了一个更新序列。

图5以无用时间或者空白展示了一个更新序列。

图6展示了帧-顺序-色彩系统的一个更新序列。

图7展示了灰色-子编码FSC系统的一个更新序列。

图2显示了根据本发明的一个一般性硅光调制器显示系统的方框图。利用PWM的一个引入的常规视频信号被加到一个角旋转(cornerturner)电路200。在最佳实施例中，视频信号利用用于若干比特加权的二进制基数编码；存在权重的N比特。根据常规实践，引入的视频信号被组织起来以便在为下一个象素提供任何比特之前，为一个单一象素提供所有比特。

本发明的硅光调制器显示器270最好是美国专利5,311,360中那样的GLV。此GLV被构成来同时整排地更新显示数据；相似权重PWM比特的所有比特同时被更新。更新方案最好遵循1996年4月22日申请的先前申请号08/635,479的内容。根据那个发明，组或排并不同时被更新而是遵循一种算法，以减少装载显示数据的带宽需要。另外，不同权重的比特在连续的更新操作中将被加在显示的非邻近行。这样，有必要在组分区中收集相似权重的比特。

角旋转电路200被构成，以在N比特通道中间分裂引入的视频数据词。这个电路收集预先设定到相同比特通道的比特组，其中组尺寸取决于带宽约束和缓冲存储器数据词尺寸。这种比特通道分离的执行可以是任何方便的方法，如在面向比特-平面的计算机显示系统的领域中(例如某些IBM视频显示适配器，或者″VGA″模式)，或在转置函数需要一个相当的重新排序的计算机矩阵算法的领域内是众所周知的。转置函数在行和栏(交换轴)之间，或者，特别是在本发明中，在一比特阵列的正交轴之间相互交换阵列存取顺序，以使相同权重的比特组共同被输出(作为通过一批词的片段)。因此，在这里和在其它地方此功能被称作角旋转。在其大多数减小的形式中，这种功能是一次复用(选择)一比特的那种。然而更典型地是，它将包括一个10×8比特的寄存器阵列，以此可以继而从一个词宽总线装载8个词；一旦装满，在其它的在另一个字节宽总线方向上作为10字节读出。总的来说，它的功能是在时间上部分重新排列以与存储器数据总线宽度匹配。这种时间上的重新排列靠缓冲存储器顺流而下完成的，以便完成视频输入排序和硅光调制器更新排序的接口。

在序列及控制逻辑230的控制之下，来自角旋转块200的数据输出将被加到数据总线210上，而数据总线210依此被连接到N个缓冲存储器220上。被连接到角旋转电路200与缓冲存储器220之间的数据总线210，可能被选择为适合于视频带宽和电路速度的宽度，并且影响如上所述的旋转电路尺寸。最方便地，在整个系统中的总线宽度将是8、16或者另一个2乘方的比特宽，同时不同的权重的数据，比特通道，或者色彩组成可以在时间上是多路传输的以适当减小硬件。对于一个普通专业技术人员很明显的是，可以在具体实施的各块之间要求少量的附加缓冲器及控制电路开销，这取决于将硅光调制器阵列细分为像素编组、一般的总线宽度、数据串行化和其它实施细节。为了避免本发明在不必要和无关的细节处模糊不清，这一开销在这里仅仅是概述，并且这些改型的实施例也将包括在本发明。

利用常规技术，缓冲存储器220能方便地构成为长度变化的环形缓冲器，利用常规手段通过对空间的静态分配使之打包成一个或多个物理存储装置。缓冲存储器220能是任何方便的存储器类型，包括(但不限于)半导体存储器，诸如DRAM,SRAM,FIFO，移位寄存器或者VRAM。

根据本发明，缓冲器尺寸将从一个比特通道变化到下一个，并且很明显，其相对尺寸与PWM比特加权有关。这提供利用一些等级存储器结构或者对一些通道″高速缓存″的机会。因此，作为时序数据通道电路被合入相同的芯片内的一小存储块(因此低成本)，能大大地减小对外部缓冲存储器器(例如大容量DRAM)带宽的需要，进而降低在一些应用上的所有系统成本和能量消耗。例如，考虑一个2比特PWM二进制基数方案。用于显示一帧的比特中一半是短的比特，一半是长比特。当常规视频数据流流进时，数据组或者行被接收。由于先前专利中所述的技术的算法性质，在一行(或者视频行)的数据被接收了之后，短持续期比特可以被立即连接到显示器，而最长期的比特必须被存储达该帧时期的四分之一时间之久。这样，对短期比特只要求一行的存储空间，而同时对最长期比特则要求许多缓冲的行(整个垂直的四分之一)。

在每个8-比特象素中，二进制权重PWM系统中，四个最低有效位通道要求大约6％的系统缓冲存储器器和50％的系统带宽。众所周知，横过半导体芯片边界线的带宽比内部的带宽昂贵的多，而每个逻辑电路(例如ASICs)上每个比特的存储器的成本比日用品存储装置高的多(例如DRAM)。进而，更快速的存储装置倾向于有更小的容量。设计者可以使某一特定实施方案中取一折衷方案以便优化所要求的系统参数。

本发明被设计成包括在一个显示系统中，这种系统包括多个安排在行和纵列的排列中的象素。系统包括GLV类型的硅光调制器270，其中有1024行的象素，每一行具有被安排在纵列中的1280象素。在一个更新周期中，在序列和控制逻辑230的控制之下，形成纵列驱动器260的一行1280个寄存器被装载以来自比特通道缓冲存储器220的显示数据。行驱动器240选择一整行将要与260提供的纵列数据一起更新的象素，进而数据被写入进硅光调制器270。这个过程根据下面所描述的寻址方案重复。

1996年4月22日我们申请的专利申请号08/635,479描述了最佳的PWN寻址方案，它包括的优点有减小的带宽及在排序与选择PWM加权(时间周期)量级中具有更大的灵活性。另外，下列特性也被给出：

ⅰ)对于每一PWM比特权重，数据以和其到达时相同的序列中被显示出来；

ⅱ)对于每一个比特通道，数据到达与显示之间的延迟是恒定的；

ⅲ)PWM片段(比特权重)可以以任何顺序显示。

这些属性以下列方法适用于本发明。相关的属性ⅰ)和ⅱ)被这样利用以至于所要求的比特通道的数量等于灰色等级词的尺寸，在最佳实施例中仅为10。由于属性ⅱ)，恒定的延迟可以用比较简单的环形缓冲器执行，因而有更少的控制和序列逻辑：对于每一个被读的数据条目，一个是被写入的。比特通道之间的唯一的实质性区别是所执行的延迟，因而也是环形缓冲器的尺寸。

图3展示了最佳的寻址方案，它将视频输入序列与1024硅光调制器行、1024视频行系统中的硅光调制器更新序列联系起来。在这个图表中4-比特二进制权重被清楚地显示。注意，每一个比特通道仅仅要求缓冲器尺寸与PWM序列中的先前比特权重的总数成比例--时间数据必须排队等待要显示的先前比特所化的时间。更确切地说，

其中Wi是以视频行为单位的第i个比特的权重(表示为视频行周期倍数的数据持续周期)，n是比特通道的数量，而i是每行象素的数量。该结果是以比特为单位的。

在本发明的最佳实施例中，特性ⅲ)进一步减少缓冲存储器器尺寸的总和，这是通过首先选择显示LSB并最后显示MSB，并选择二进制权重PWM而进行的。换句话说，只要一组LSB被收集，它们就能送去显示，因此不需要附加的存储空间。在该1024×1280每彩色通道10-比特的系统中，LSB(比特通道0)对于每个彩色通道需要一个缓冲行(1280比特)，比特通道1需要2行，比特通道2需要4行，等等用于9比特通道需要512行；所需要的全部缓冲器为3×1023×1280比特(RGB彩色)或小于现有技术双重缓冲需要量的十二分之一；小于512KB相比于10MB。这在缓冲存储器器的尺寸方面是显著的减少。

为精确图示缓冲存储器器内容随输入至输出序列的变化，表1显示了一个GLV的假设的(简化的)16行视频、4比特灰度序列。由于I(每行的象素数)是给定的常数，该假设被按照“比特行”的关系安排的并应用到任何水平分辩率的GLV。对于每个引入的视频行，该表指示四个相应的硅光调制器更新--一个对应于每一个比特通道--以及被存储在比特通道缓冲器中的那些数据。例如，来自视频行3的比特2被用于视频行7中的一次更新中，并且比特通道2缓冲器需要4行的长度。该缓冲存储器器的使用符合我们在1996年4月22日申请的待审申请号08/635479中所公开的带宽增强和寻址方案。

其它实施例：

视频系统的许多特性可被优化，以改进各种参数，比如感知的帧闪烁、其它心理-视觉效果、光效率、成本、物理属性等等。最佳实施例已经参考1024×1280视频格式描述了，其中引入格式的行数是2的幂并且不包括象消隐期间(水平和垂直“回程”)这种可能的复杂性。下面图示了本发明设计的灵活性和附加细节。

在某种环境下，PWM权重不被选择为2的幂或2的简并幂。例如，为了减少由于简并数据模式而产生的闪烁，顶部比特分裂已经被使用，如我们在1996年4月22日申请的申请号08/635479所分开的。图4显示了时序图。这时2个MSB被分裂成半，并交替地显示。在该应用于1024行显示的例子中，该MSB分别需要640和768行而不是256和512行，总数为1663行，而不是1023行。相对于现有技术，这仍然减少了许多，并且从高速缓冲LSB可节省带宽。上面的方程式是一致的-非2幂权重。注意对于该MSB的比特通道缓冲器现在重写一次，但每个读取两次，因此某种程度上需要更复杂的序列。

由于小FIFO可用于平滑数据率，在引入的视频信号中的水平消隐几乎不是问题。可是，垂直消隐具有更长的持续周期并能需要基本的缓冲。例如，为了输入至输出速率的匹配，对于每个比特通道，具有40行垂直消隐的引入的视频信号将需要高达40行的存储容量。尽管这不会过度增加总个系统存储器的需求，LSB的高速缓存变得更贵。此问题的解决办法是在PWM序列中包括一个相应的消隐周期，其长度等于引入的视频消隐周期。该方法也能应用到这样的系统，其中引入的视频具有非2的幂的有效行，但该PWM方案具有二进制的权重。极端地，占驻显示周期或帧时间的大部分的消隐周期需要长度减少很多的比特通道缓冲器，因此与最佳实施例相比减少了系统的存储器。这在图5中图示了。具有扩展消隐周期的缺点是当硅光调制器被平等地照亮时减少了光效率和对比度。可是，当光源被安排来与有效区域(非消隐的象素带)同步地扫描该阵列时，产生了光效率和对比度的小量损失。长无用带的优点包括：对于简并的数据模式减少了感觉上的闪烁，而不用借助于比特分裂；并且减少了帧序列彩色(FSC)系统中的彩色中断人为因素(由观众视野中的显示图象的相关运动引起)。

众所周知，(FSC)技术可以运用于彩色显示系统，以降低系统的成本。在FSC系统中，一种单一硅光调制器代替三个硅光调制器，同时红绿蓝分量被依次显示，而不是同时显示。图6图示了本发明的实现FSC系统的可能实施例。按大多数直接形式，这种实施等同于具有若干无用带的非2的幂的PWM方案。无用带可以被包括，以便避免在有效象素上重叠亮度彩色分量。

图7图示了与系统存储需要相关的一个改进系统，其中，四个带将被利用，并且第一带显示LSB信息(例如，比特权重0至5)，同时余下的三个带象前面那样显示RGB信息(余下的比特权重6-9)。该每一带用灰色显示，RGB LSB的幅度相加，并且丢失一些彩色信息。(人眼对于图象摄质量中色度比亮度损失更不敏感。)这样的灰色子码对于LSB的存储需要减少了将近3倍，因此它是减少高速缓存尺寸的一种有用技术。同样地，帧时间对于每一个彩色分量包括两个带，对于所有彩色进行LSB信早期显示。

显然，对于具有与该最佳实施例的行序列视频输入结构不同的结构的实施例，也能获得存储器尺寸和带宽的减少。因此，附加的权利要求将适用于本发明范围之内的所有修改。

Claims (24)

1，一种将具有每个象素的数据同时到达的格式的引入序列视频数据转换成数字PWM视频的方法，所说数字PWM视频被格式成一个由具有相似权重比特的组形成的序列，该方法包括下述步骤：

a，接收引入的连续视频数据流；

b，在多个缓冲器之内的一个存储器中存储数据，它能作为同样加权的比特被访问，同时每一缓冲器执行恒定的延迟；以及

c，在存储器中组织组的收集，这样每一个缓冲器的最小尺寸能小于在一个帧周期内在那个缓冲器中所存储的数据的总数。

2，一种将按照单一象素的所有数据同时发射的形式组织的引入序列视频数据转换成数字PWM视频的方法，所说数字PWM视频被排列成相似权重比特的组，该方法包括下述步骤：

a，接收引入的连续视频数据流；

b，在一个存储器中存储数据，它能作为相似权重比特组被访问；以及

c，在该组结束后在显示设备上显示短持续时间组，

这样对于短持续时间数据与长持续时期相比，需要较少的存储器。

3，根据权利要求2的方法，其中，小于整个帧的数据被存储在存储器中。

4，根据权利要求3的方法，其中引入的连续视频数据流包括一个垂直的消隐期，进一步包括在显示中形成与垂直消隐期一致的无用带的步骤。

5，根据权利要求4的方法，进一步包括在无用带期间显示数据的一部分的步骤，以进一步减少存储器尺寸。

6，根据权利要求4的方法，其中，显示装置是具有光源的光硅调制器。

7，根据权利要求4的方法，进一步包括扫描光源以避免无用带的步骤。

8，一种将按照单一象素的所有数据同时发射的形式组织的引入序列视频数据转换成数字PWM视频的装置，所说数字PWM视频被排列成相似权重比特的组，该装置包括：

a，接收引入的连续视频数据流的装置；

b，在存储器中存储数据的装置，这样数据能作为相似权重比特被寻址；以及

c，在该组在存储器中被完成时显示短持续时间组的装置，这样对于短持续时间数据与长持续时期相比，需要较少的存储器。

9，根据权利要求8的装置，其中，用于存储的装置包括将引入的连续视频数据流分割成比特平面的装置，一个对应于每一个比特权重，这样对于每个比特平面所需的存储器比特数与比特权重成正比。

10，根据权利要求9的装置，其中，存储器由随机存取存储器组成。

11，根据权利要求9的装置，其中，小于一个整帧的数据被存储在存储器中。

12，根据权利要求11的装置，其中，引入的连续视频数据流包括一个垂直的消隐期，进一步包括用以显示中形成与垂直的消隐期相符合的无用带的装置。

13，根据权利要求12的装置，进一步包括用以在无用期间显示数据的一部分的装置，以进一步减少存储器尺寸。

14，根据权利要求12的装置，其中，显示装置是具有光源的硅光调制器。

15，根据权利要求12的装置，进一步包括用以扫描光源的装置，以避免无用带。

16，一种将引入的序列视频数据转换成数字PWM视频的装置，所说引入的序列视频数据按照对于单一象素的所有数据同时发射的形式加以组织，所说数字PWM视频被排列成相似权重比特的组，该装置包括：

a，接收引入的连续视频数据流的装置；

b，连接用以接收数据的数字存储器；

c，连接到该存储器的控制器，该存储器用于在多个比特平面内存储数据，每个比特平面只具有相似权重的比特

d，用于收集比特平面部分使之成为组的装置；和

e，用于将一组数据加到显示器的装置，这样一个短持续时间比特权重的组当它们被形成之时被加到显示器，其中小于一整帧的数据被存储。

17，根据权利要求16的装置，其中用于存储的装置包括将引入的连续视频数据流分割成比特平面的装置，一个比特平面对应于每一个比特权重，这样对于每个比特平面所需的存储器数与比特权重成正比。

18，根据权利要求18的装置，其中，存储器由随机存取存储器组成。

19，根据权利要求18的装置，其中，小于一个整帧的数据被存储在存储器中。

20，根据权利要求19的装置，其中，引入的连续视频数据流包括一个垂直的消隐期，进一步包括用以显示中形成与垂直的消隐期相符合的无用带的装置。

21，根据权利要求20的装置，进一步包括用以在无用期间显示数据的一部分的装置，以进一步减少存储器尺寸。

22，根据权利要求20的装置，其中，显示装置是具有光源的硅光调制器。

23，根据权利要求20的装置，进一步包括用以扫描光源的装置，以避免无用带。

24，根据权利要求20的装置，其中，存储器的一部分由高速缓冲存储器组成。

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