JPH06501322A

JPH06501322A - 高速カラー表示投写システム及びその使用方法

Info

Publication number: JPH06501322A
Application number: JP51788891A
Authority: JP
Inventors: シャピロ，リオニッド; ショー，ロバート; ファーウェル，ランドル　エス．; ハウク，レイン　ティ．
Original assignee: プロクシマ　コーポレイション
Priority date: 1990-09-21
Filing date: 1991-09-18
Publication date: 1994-02-10
Also published as: EP0549717A4; EP0549717A1; AU8758891A; WO1992005537A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】高速カラー表示投写システム及びその使用方法茨皿分！本発明は一般にビデオ表示システム及びそれを使用する方法に関する。本発明は、さらに特定的に言うと、液晶能動マトリクスパネルといった高速表示パネル上にテレビジョンビデオ信号などのビデオ信号から生成される金色画像を作り出すための方法及び機器に関する。

本発明は、また、一般にビデオ表示システム及びその使用方法にも関する。本発明はさらに特定的に言うと、テレビジョンビデオ信号から生成された大型の投写された、金色表示画像を表示するための方法及び機器に関する。

！東区歪金色ビデオ表示システムにはさまざまなタイプ及び種類がこれまで存在してきた。このような金色表示を生成するための発明力ある技術としては、直視（ダイレクトビュー）ビデオ又はテレビモニターの使用がある。

このような技術は、ある種の利用分野にとっては満足のい（ものであったものの、直接ビデオ及びテレビモニターは一般に、このようなモニターユニットが利用する陰極線管に結びつけられたスクリーン部域が制限されていることから、目にするビデオ画像のサイズに関して制限を受けてきた。その上、このようなシステムは、直視ビデオモニターに関連するコストの結果として比較的製造が高くつくものであった。

したがって、高価な直視テレビモニターを利用することなく大型テレビジョン画像をユーザー又は視聴者に対して生成することのできる新しい改良型金色表示システムを有することがきわめて望ましいこととなる。

ビューイング部域が制限されるという問題点を克服するための１つの試みは、見ることを目的として大型の透明なスクリーンの後ろ側に投写される一組の赤、緑及び青の光を駆動するべくテレビジョン信号が赤、緑及び青のその成分色部分に変換される背面投写システムを利用することにある。この技術は、ある種の利用分野にとっては満足のい（ものであることが証明されたものの、比較的高価であることも立証され、しかも１カ所から他の場所への移動が困難な大きな扱いにくい表示ユニットキャビネットを必要とする。さらに、目で見る画像の明るさは、透明スクリーンを横断する際の光の損失のため幾分か損なわれている。

したがって、比較的安価なものとなり、しかも見ることを目的として一カ所から他の場所に移動するのがむずかしくないテレビジョン信号から生成された大型カラー画像を表示するための新しい改良型ビデオ表示シシテムを得ることがきわめて望ましい。

大型スクリーンビューイングシステムにおける低い輝度に関連する問題を克服するためのもう１つの試みは、直接前面投写システムを利用することであった。直接投写システムは、赤、緑及び青の光がスクリーンの前に配置された投写ユニットから大きい反射スクリーンの前面上に投写されるという点を除いて、後面投射システムと類似している。ここでも、このような技術は、ある種の利用分野にとっては満足のいくものであることが立証されたものの、適切な焦点合せのため、及び見ることを目的として充分な明るさを画像に与えるのに充分な量の光がスクリーン上に投写されることを確保するためにスクリーンとの関係において恒常的な場所に投写ユニットが取りつけられていることから、完全に満足のいくものでないことが実証された。

したがって、比較的高い輝度レベルを有する大型スクリーンビューイング用画像を生成することができ、しかも恒常的に取付けられるか、又はその他の形で位置づけされる必要のない新しい改良型ビデオ表示システムを得ることがきわめて望ましい。

コンピュータ駆動された投写表示パネル、コンピュータモニタースクリーン及びテレビジョンスクリーンと共に用いるためのものといった、さまざまなタイプ及び種類の金色表示システムが存在してきた。このような金色表示を作り８すための発明力ある技術は、前述の原特許出願明細書の中で開示されている。これらの技術には、共通の光路に沿って直列に積み上げられる、つまり配置されているねじれネマチック液晶表示パネルの使用が含まれている。パネルの各々は一組の介在させられた偏光子と共に、赤、青及び緑といった３つの異なる原色を透過させる。３つの原色は選択的かつ付加的に組合わされて、金色群を提供する。この点で、パネルのいくつかを選択的に付勢又は消勢することにより、表示システムの出力段から色の組合せを達成することができる。

前述の係属中の特許出願で用いられている発明技術に従うと、積上げられたパネルシステムの３段のうちの各々の段は３原色の各々の多数のシュード（陰）を作り出すことができる。かくして特許を受けることのできる技術は、表示システムによって多数の白組合せが透過されることを可能にするものである。

ねじれネマチック液晶表示パネルは、かなり有効ではあるものの、その作動速度の面で制限されている。したがって、より近代的な高速能動マトリクス表示パネルが開発された。このような能動マトリクスパネルは、各画素について３つの異なるカラー要素を使用する単一のパネルである。したがって、マルチカラー表示を提供するのに３つの別々のパネルを有する必要はない。能動マトリクスパネルは、各々３つのカラー副画素構成成分をもつ画素要素を使用し、それに先行するねじれネマチックパネルに比べて、はるかに速い速度で作動する。

各画素について３つの色成分を利用することにより、３つの色のうちの個々のものを選択する加法混色法が、各画素に対して透過させることのできる合計８つの色を可能にする。しかしながら、画素からの色の数を増加するためには、各々の色成分についてのさまざまな異なるシェード又は強度レベルが必要とされる。このような強度レベルを達成するための１つのアプローチは、１つの画素要素内の３つの色成分のうちの各々について、さまざまな異なる色強度レベルを通して画素要素を駆動するための付加的なハードウェア回路を提供することにある。このアプローチは、ある種の利用分野にとって満足のいくものでありうるものの、かなり製造コストが高くつくことになる。

前述の特許出願においては、強度レベルはデニーティサイクル変調システムを利用することによって作り出されてきた。この点において、３つの色要素の各々が、ラスク表示フレーム毎にオン又はオフに切替えられる。しかしながら、１つの色の望ましいシェードを作り出すために色要素を付勢しな（ではならない場合、この色要素は、一連のラスクフレームにわたり、ある一定の平均百分率の時間中オンにとどまることになる。見る人の目の残光は、結果として得られた色が一定の望ましい強度又はシェードのものであることを知覚する。このアプローチにおいては、個々のカラー画素要素を選択的にＯＮ及び選択的にＯＦＦに切替えさせて望ましい色強度レベルを達成するよう、電子制御回路が具備されている。

このような電子制御変調又はデユーティサイクルシステムを能動マトリクス表示システムといったような高速表示システム内で使用する場合、コンピュータ制御の変調回路と、はるかに高速の表示パネルの間の速度差は、望ましくない画像の動きをひき起こす。このような画像の動きは、ある種の利用分野について望ましくなく請求められない。

駆動するコンピュータの最大速度によって支配されるようなコンピュータ制御回路の速度をはるかに高い速度の表示にパネルに一致させるためには、表示されるべき画像を記憶するためのビットマツプメモリといったメモリを利用することによって速度の必要な一致を得ることができる。しかしながら、この技術は、かかるアプローチを使用することによってもたらされる量子化の誤差が存在するため、ある種の利用分野については完全に望ましいものとは言えない。結果として得られる画像はデジタル化された画像であり、これは望まれるアナログ信号の近似にすぎない。量子化誤差の問題に関する、より詳しい情報については、Ａｒｕｎ　Ｎ、　Ｎｅｔｒａｖａｌｉ及びＢａｒｒｙＧ、　Ｈａｓｋｅｌｌ著の「デジタルピクチャ表示及び圧縮」という題の書籍を参照されたい。

量子化の誤差は、結果として得られるカラー画像の望ましくない「輪郭強調」又は斑点をひき起こす、換言すると、一定の与えられた色のシェード又は強度の数がピクチャー画像の量子化によって増大させられる場合、結果として得られるカラー画像は、表示されるべき色の対応するアナログ信号画像の近似にすぎず、結果として生成された画像は完全に満足のい（ものではない。

輪郭又は斑点が受諾できるレベルにまで低減されるようなレベルまで量子化誤差を減少させるためには、一定の与えらえた色強度について少なくとも８〜９ビツトの色情報が必要とされる。しかしながら、高速表示装置のために必要とされるこのようなビットマツプメモリは、コンピュータの速度を高速表示装置に一致させるには過度にサイズが大きく、不当に高価である。さらに、考えられる色強度レベルの数を増加させるのに変調又はデユーティサイクル技術が利用される場合、デユーティサイクル制御回路は過度に複雑なものとなり、したがって、ある種の利用分野については製造が高くつきすぎることになる。

したがって、コンピュータと表示装置の間の速度の不一致を原因とする結果として得られた画像の望ましくない動きをひき起こすことなく、また、同様にデジタルピクチャの近似に結びつけられた過度の量子化誤差を原因とする輪郭又は斑点なしに、高速表示装置がらきわめて多くの金色（オストクルト純色）を作り圧すことが、非常に望ましい。

金色ビデオ表示システムとしては、さまざまなタイプ及び種類のものが存在してきた。このような金色表示装置を作り上げるための発明力ある技術としては、直視ビデオ又はテレビモニターの使用がある。

このような技術は、ある種の利用分野にとって満足のいくものであったが、直接ビデオ及びテレビモニターは、一般に、かかるモニターユニットが利用する陰極線管と結びつけられたスクリーン部域が制限されていることから、ビューイング画像のサイズに関し制限されている。その上、このようなシステムは、直視ビデオモニターが高価であることから、製造が比較的高くついていた。

したがって、高価な大型直視テレビモニターを利用することな（、グループビューイングのための大型テレビジョン画像を生成することのできる新しい改良型金色表示システムを得ることが非常に望ましいこととなる。

ビューイング部域が制限されるという問題点を克服するための１つの試みは、見ることを目的として大型の透明スクリーンの後ろ側に一組の赤、緑及び青の画像が投写される背面投写システムを利用することにある。この技術は、ある種の利用分野にとっては満足のいくものであるかもしれないが、比較的製造が高くつくことが立証されており、また、−カ所から他の場所への移動がむずかしい大きい扱いにくい表示ユニットキャビネットを必要とする。さらに、目で見る画像の明るさは、透明スクリーンを横断する際の光の損失のだめに幾分か制約を受けているか又は損なわれている。

したがって、比較的安価なものとなり、しかも見ることを目的として一カ所から他の場所に移動するのがむずかしくないテレビジョン信号から生成された大型カラー画像を表示するための新しい改良型ビデオ表示システムを得ることがきわめて望ましい。

大型スクリーンビューイングシステムにおける低い輝度に関連する問題を克服するためのもう１つの試みは、直接前面投写システムを利用することであった。直接投写システムは、赤、緑及び青の光がスクリーンの前に配置された投写ユニットから大きな反射スクリーンの前面上に投射されるという点を除いて、後面投写システムと類似している。ここでもまた、このような技術は、ある種の利用分野にとっては満足のいくものであることが立証されたものの、投写ユニットは標準的には、適切な焦点合せのため、及び見ることを目的として充分な明るさを画像に与えるのに充分な量の光がスクリーン上に投写されることを確保するために、スクリーンとの関係において恒常的な場所にとりつけられていた。

したがって、比較的高い輝度レベルを有ししかも恒常的にとりつけられたその他の形で位置づけされることが必要でない大型スクリーンビューイング画像を生成することがきわめて望ましい。

低い輝度に関連する問題点を克服するためのもう１つの試みは、情報の表示のためのオーバーへッドブロジエクタと共に高速能動マトリクスパネルを使用することであった。このような平坦な高速能動マトリクスパネルは、何千もの明色で金色表示を生成することができた。しかしながら、このような多数の色は、多数の強度レベルを生成するべく液晶表示装置内の個々の画素が選択的に変調されつるように、きわめて精巧なデユーティサイクリング技術を用いることによって初めて可能であった。このようなデユーティサイクル技術は高速能動マトリクス液晶パネルについては成功であったが、より低速の能動マトリクスパネルについては、より精巧度の低いアプローチを許容することができる。したがって、精巧なデユーティサイクル技術を用いることなく低速液晶表示パネル内で何千もの異なる明色を作り出すことができることがきわめて望ましい。

及」立皿塁したがって、本発明の主要な目的は、従来のテレビジョン信号から生成された大きな表示可能な画像を作り出すため新しい改良型ビデオ表示システム及びその利用方法を提供することにある。

本発明のもう１つの目的は、比較的製造コストが低く適切なビューイングを目的として容易に送信される新しい改良型ビデオ表示システムを提供することにある。

本発明のさらにもう１つの目的は、比較的高い輝度レベルをもつビデオ画像を生成し、ここで輝度レベルが表示された画像のサイズに正比例する新しい改良型ビデオ表示システムを提供することにある。

本発明のもう１つの目的は、表示装置から非常に多（の色を生成するべく、量子化誤差を減少又は削除するための高速表示パネルを用いる新しい改良型マルチカラー表示システムを利用することにある。

したがって本発明の主要な目的は、従来の信号から生成された大きい表示可能な画像を生成するための新しい改良型ビデオ表示システム及びその利用方法を提供することにある。

本発明のもう１つの目的は、比較的製造コストが安（、適切なビューイングを目的として容易に送信される新しい改良型ビデオ表示システムを提供することにある。

本発明のさらにもう１つの目的は、比較的高い輝度レベルをもつ多数の離散的カラーシェーディングを有するビデオ画像を生成するような新しい改良型ビデオ表示システムを提供することにある。

簡単に言うと、本発明の上述の及びその他の目的は、大きなビデオ画像を表示するため、従来の写真撮影用プロジェクタ上に位置づけするよう適合された高速表示パネルを利用するマルチカラー表示システムを提供することによって実現される。高速表示パネルは、高速表示パネルとインターフェイスユニットが駆動するメモリ記憶装置との間に結合された変調又はデユーティサイクル回路を用いた制御装置を駆動するためのアナログ信号へと従来のテレビジョンビデオ信号を変換するためインタフェイスユニットに結合されている。

制御装置は同様に、高速表示装置によって利用された６４０×４８０のマトリクスアレイといった従来のマトリクスアレイの形で表示されつるようにテレビジョンビデオ信号を書式化するための書式タイミングジェネレータも利用している。

システムには、ビデオカセットレコーダ、従来の写真撮影用プロジェクタ−及びスクリーン、高速カラー強調インクフェイス制御装置及び写真撮影用プロジェクタ上に位置づけるよう適合された能動マトリクス表示パネルといった能動表示装置などの比較的安価なサブアセンブリユニットを利用している。

本発明の上述の及びその他の目的は、さらに、コンピュータで駆動されるメモリと高速表示装置の間で結合された変調又はデユーティサイクル回路を用いる制御装置を提供することによって実現される。色強度レベルの数を大幅に増大させるためには、コンピュータとビットマツプメモリの間に付加的な変調又はデユーティサイクル回路を利用することができる。

このような技術は、多数の色強度レベルのうちの望ましい１つのレベルを数値的にコード化する多数の信号を、メモリ内への記憶のため、はるかに少数のこのような信号へと集中させることを可能にする。メモリと表示装置の間で変調回路を利用することによって、情報の高速集中流が達成され、か（して量子化誤差及び表示装置に望まれる高い作動速度が減少することになる。

簡単に言うと、本発明の上述の及びその他の目的は、大きいビデオ画像を表示するため従来の写真撮影用プロジェクタ上に位置づけするよう適合されたＬＣＤ能動マトリクスパネルといった比較的低速の表示パネルを用いたマルチカラー表示システムを提供することによって実現される。表示パネルは、インクフェイスユニットによって駆動されるメモリ記憶装置と表示パネルの間に結合されたパターン回路を利用した制御装置を駆動するためのアナログ信号に、従来のビデオ信号を変換するためのインクフェイスユニットに結合されている。パターン回路は、低速能動マトリクスパネル内の画素要素が１つのグループ、例えば４つの画素要素から成る群の形に構成されつるようにする。この点において、４つの画素要素は単一の複合画素群を構成するべく組み合わされ、ここで各々の群の中の副画素の組合せは、２４，０００以上の異なるカラーシェーディングが複合画素群によって示されるような形で８つのレベルのうちの１つまで選択的に付勢される。

制御装置は同様に、低速表示装置によって利用される６４０Ｘ４８０のマトリクスアレイといった従来のマトリクスアレイの形で表示されつるようにビデオ信号を書式化するための書式タイミングジェネレータをも利用している。システムは、ビデオカセットレコーダ、従来の写真撮影用プロジェクタ及びスクリーン、カラー強調インタフェース制御装置及び写真撮影用プロジェクタ上に位置づけするように適合された能動マトリクス表示パネルといった表示装置などの比較的安価なサブアセンブリユニットを利用する。

区！盆飼里皇盈朋本発明の上述の及びその他の目的及び特徴ならびにそれらを達成するための要領そして発明自体については、以下の図を含む添付図面と合わせて本発明の実施態様に関する以下の記述を参照することによって、最も良（理解できることだろう：図１は、本発明にしたがって構成されたテレビジョン投写システムの部分的な概略的な絵画図であり、ここで図示されているものは、テレビジョン信号によって駆動されているオーバーヘッド投写装置内で利用されている。

図２は、図１のシステム及び配置の概略図である。

図３は、図１の高速表示ドライブユニットのブロックダイヤグラムである。

図４は、図３の高速カラー強調インタフェイス制御装置のブロックダイヤグラムである二また図５は、図３の高速カラー強調インクフェイス制御装置の書式タイミングジェネレータの機能的ブロックダイヤグラムである。

図６は、図１の高速表示ドライブユニットのマイクロプロセッサの動作の流れ図である。

図７Ａ−Ｂは、図３の高速カラー強調制御装置の書式プロセッサの動作の流れ図である。

図８は、図５の書式タイミングジェネレータによって開発されたマトリクスアレイを例示する概要図である。

図９Ａは、図５の書式タイミングジェネレータの動作を理解する助けとなる水平書式化タイミング図である。

図９Ｂは、図５の書式タイミングジェネレータの動作を理解する助けとなる垂直書式化タイミング図である。

図１０は、図３の高速カラー強調制御装置の割込みファームウェアの流れ図である。

図１１Ａは、本発明にしたがって構成され、コンピュータ駆動されるオーバーヘッド投写装置内で利用されている状態で示されている高速カラー表示システムの部分的に概略的な絵画図である。

図１１Ｂは、図１１Ａのシステム及び配置の概略図である。

図１１０は、図１１Ａの高速カラー強調インタフェイス制御装置のブロックダイヤグラムである；図１２は、図１１Ｃの高速カラー強調インタフェイス制御装置のカラー強調ユニットの１つの機能的ブロックダイヤグラムである。

図１２Ａは、図１２のユニットのバッファラッチ及びスケーリングジェネレータの機能的ブロックダイヤグラムである。

図１３は、図１２のユニットのビットマツプメモリアレイの機能的ブロックダイヤグラムである。

図１４は、図１２のユニットのスケーリングジェネレータの機能的ブロックダイヤグラムである。

図１５は、図１１Ａのシステムの高速カラー強調インタフェイス制御装置のビデオ制御装置の機能的ブロックダイヤグラムである。

図１５Ａ及び１５Ｂは、図１５Ｃに示されているように配置された場合、図１５のビデオ制御装置のデータ書式ドライバの機能的ブロックダイヤグラムを示す。

図１６Ａは、図１ＩＡのシステムのビデオクロックジェネレータの機能的ブロックダイヤグラムである。

図１６Ｂは、図１１Ａのシステムの画素クロックジェネレータの機能的ブロックダイヤグラムである。

図１７は、同様に本発明にしたがって構成され、高速表示装置を用いるパーソナルコンピュータ内で利用可能な、もう１つの高速カラー強調インクフェイス制御装置のブロックダイヤグラムである。

図１８は、図１７の高速カラー強調インクフェイス制御装置内のカラー強化ユニットの１つのブロックダイヤグラムである。

図１９は、図１８のユニットのカラー強化ユニットのバッファラッチ及びスケールジェネレータのブロックダイヤグラムである。

図２０は、図１８のユニットのスケーリングジェネレータのブロックダイヤグラムである。

図２１は、図１７の高速カラー強調インクフェイス装置及びそれを利用するパーソナルコンピュータの概略図である。

図２１Ａは、本発明にしたがって構成され、テレビジョン信号で駆動されるオーバヘッド投写装置内で利用されている状態で示した、テレビジョン投写システムの部分的に概略的な絵画図である。

図２２は、図２Ａのシステム及び配置の概略図である。

図２３は、図２１Ａの表示ドライブユニットのブロックダイヤグラムである。

図２４は、図２３のカラー強調インタフェイス制御装置のブロックダイヤグラムである。

図２５は、図２３のカラー強調インタフェイス制画装置の書式タイミングジェネレータの機能的ブロックダイヤグラムである。

図２５Ａは、図２４の強調ユニットのブロックダイヤグラムである。

図２５Ｂは、図２５Ａの強調ユニットのためのエンコーダ論理の概要図である。

図２６は、図２１Ａの表示ドライブユニットのマイクロプロセッサの動作の流れ図である。

図２７Ａ−Ｂは、図２３のカラー強調制御装置の書式プロセッサの動作の流れ図である。

図２８は、図２５の書式タイミングジェネレータにより開発されたマトリクスアレイを示す概要図である。また図２９Ａは、図２５の書式タイミングジェネレータの動作を理解する助けとなる水平書式化タイミング図である。

図２９Ｂは、図２５の書式タイミングジェネレータの動作を理解する助けとなる垂直書式化タイミング図である。

図３０は、図２３のカラー強調制御装置の割込みファームウェアの流れ図である。

図３１は、図２４のビデオ制御装置のブロックダイヤグラムである；図３２は、図２４の能動マトリクスパネル内の画素要素群の概略図である。

図３３は、位相反転を例示する、図２４の能動マトリクスパネル内の画素要素群のもう１つの概略図である。

日　の　の　態図面、より特定的には図１を参照すると、本発明にしたがって構成され、非常に大きい金色スクリーン画像を表示することのできるビデオ表示システムとして用いるよう適合されたテレビジョン信号投写システム１０が例示されている。かくして、システム１０は表示投写システムであり、オーバーヘッド投写装置内で利用される。

図１に示されているように、システム１０は、オーバーヘッド投写システム８０及び従来のビデオカセット（図示せず）を伴うビデオカセットレコーダ２０などのテレビジョン信号生成ソースを利用する配置の中で用いるよう適合されている。ビデオカセットレコーダ２０は、同報通信テレビジョン信号ソースからの画像を表示するため生成されるようなＰＡＬ信号（ヨーロッパ）又は従来の国営テレビジョン標準委員会（ＲＦ）（ＮＴＳＣ）信号（ＵＳＡ）を供給する。システム１０は一般に、ビデオカセットレコーダ２０からの従来のテレビジョンビデオ出力信号を何十万もの異なるカラーシェーディング及び色相が可能な高速ビデオ信号へと翻訳し、高速ビデオ信号から生成されたカラー画像を表示するため、薄膜トランジスタ能動マトリクス液晶表示パネル１６といった高速表示装置によってこれを表示させるための高速表示ドライブユニット１１を含んでいる。ドライブユニット１１は同様に、本書中に言及されている米国特許第０７１５８６，５０６号の中でさらに詳しく開示されているようなビデオドライブモジュール２６をもつパーソナルコンピュータビデオによって生成された従来のコンピュータビデオ出力信号を翻訳することもできる。この点において、ドライブユニット１１は、ビデオカセットレコーダ２０又はビデオドライブモジュール２６のいずれかにインタフェイスユニット１３によって結合された高速カラー強調インタフェイス制御装置１２を含んでいる。インタフェイスユニット１３は、それぞれ一対のケーブル１３Ａ及び１３Ｂによってレコーダ２０とモジュール２６に接続されている。

本発明の好ましい実施態様においてドライブユニット１１はビデオカセットレコーダ２０にインタフェイスされた状態で示されているものの、当業者であれば、ビデオディスクユニット２２、ビデオカメラ２４、テレビジョンチューナー４１又はアンテナ４３Ａを有するテレビジョン受像器４３といったその他の類似のテレビジョン信号生成ソースも図３に示されているように利用可能であるということがわかるだろう。

高速カラー強調インクフェイス制御装置１１は米国特許出願明細書筒０７１５８６，５０６内により詳しく記述されているが、高速表示装置１６上で画像を表示するためのテレビジョン信号を書式化するための書式タイミングジェネレータ４５を含んでいる。

インタフェイスユニット１３は、画像が中で表示される標準テレビジョンを走査ラスタを生成するため水平及び垂直同期化又は走査信号ＨＳＹＮＣ及びＶＳＹＮＣと共に表示画像の赤、緑、青の色成分を表わすアナログ信号へとＮＴＳＣ信号を変換する。高速カラー強調インクフェイス制御装置１２は、高速表示装置１６にインタフェイスユニット１３を結合するために必要な制御機能を提供するのみならず、非常に多（の色が能動マトリクスパネル１６によって表示されているように従来のＲＧＢアナログ信号の量子化も行なう。図１に最も良（示されているように、高速カラー強調インタフェイス制御装置１２はケーブル２５によって能動マトリクスパネルに結合されている。

ビデオカセットレコーダ２０は、予め録画されたビデオテレビジョン画像情報を伴うビデオカセットを再生する時点で標準ＮＴＳＣ信号を生成することのできる５ＯＮＹ　（：ｏｒｐｏｒａｔｉｏｎ又はＲＣＡＩｎｃ製のもののような従来のあらゆるビデオカセットレコーダであってよい。ビデオカセットレコーダ２０は、ドライブユニット１１にライン回報通信信号を結合するため、ＣＡＴＶケーブル４１Ａ又は標準テレビジョンアンテナに接続することができる。ビデオカセットレコーダ２０及びオーバーへッドブロジエクタシステム８０と連動してこの高速表示装置１６は、ユーザーが大きい投写画像書式で予め録画されたあらゆるビデオテレビジョン画像情報を見ることができるようにする。

ここで、図１及び図２を参照しながらオーバーヘッド投写装置８０をより詳細に見てい（と、この投写装置８０は一般に、画像投写を目的として能動マトリクスパネル１６を支持するように適合された平坦な透明投写表面８２を含んでいる。

オーバーヘッド投写装置８０は、パネル１６を通して光を透過するため一般に８３（図２）という番号で示された照明バルブ及び反射器を含んでいる。

バルブと反射器８３によって生成された光をパネル内に規準するために、フレネルコリメータレンズ８５が能動マトリクスパネル１６の下側に配置されている。

好ましくはフレネルレンズである集束レンズ８７が、パネル１６から出る光をオーバーヘッド投写光学レンズアセンブリ８８へと収束させるためパネル１６の上面に配置されている。この点において、光学レンズアセンブリ８８は、視聴者表示を目的として、パネル１６を通る光を投写スクリーン又はその他の適切なビューイング表面（図示せず）上に集束させることができるようにする。

本発明の好ましい態様においては、フレネルレンズ８５及び８７はパネル１６上に配置されているものの、当業者であれば、レンズ８５及び８７をパネル１６から間隔どりした状態で支持するべくケース（図示せず）内に配置することも可能であることがわかるだろう。この点で、テレビジョン信号投写システム１０及びその使用方法は、ビューイングを目的として容易にセットアツプできる比較的安価な市販の機器を用いることにより比較的容易かつ便利な形で金色表示画像を適切な、あらゆるビューイング表面上に投写させることを可能にする。

能動マトリクス薄膜トランジスタ液晶パネル１６は、ビデオカセットカートリッジ（図示せず）上に記憶された予め録画されたテレビジョンビデオ画像を形成するため、原色配置（赤、緑、青）をもつ６４０Ｘ４８０の画素アレイの形で選択された数の画像要素を生成するための画素マトリクスアレイを含んでいる。当業者であれば、同報通信され、テレビジョン受像器により受信されるテレビジョン信号からテレビジョンビデオ画像を生成することもできるし、あるいはまた、図３に示されているようなインタフェイスユニット１３に直接結合されたテレビカメラによってこれを生成することもできるということが理解できるだろう。能動マトリクスパネル１６については、本書に参照指示されている同時係属米国特許出願筒０７１５８６，５０６号の中でより詳細に記述されている。

表１図１及び３を見れば最も良（わかるようにシステム１０は、ＮＴＳＣ及びＶＧＡグラフィック信号といったようなビデオ画像を生成するためのあらゆる従来のテレビ信号ソースと共に用いるよう適合されている。表工は、従来のビデオ信号ソースの２つについてのＨＳＹＮＣ速度を規定している。以下でさらに詳細に説明するように、システム１０はこのような信号を、６４０Ｘ４８０画素アレイをもつ能動マトリクスパネル１６を駆動することのできる再書式化された信号へと変換する。

図８は、当該システム１０の標準的な表示方法を例示している。この点において、例示を目的として５２５ラインの標準ＮＴＳＣ表示書式が、全体として８０１という番号で示された６４０Ｘ４８０の画素アレイと共に示されている。ＮＴＳＣ信号は、全体として８０２という番号で示されている表示部域を占め、組み合わさって３０Ｈｚ５２５ラインのビデオ情報を提供する各々２６２．５ラインのインターレースされた２つの６０Ｈｚのフィールドから成る。パネル１６の垂直解像度はＮＴＳＣ信号によって提供される垂直解像度よりも低いことから、当該システム１０は実際に、ＮＴＳＣの表示構成をパネル１６Ｂのための４８０ラインの垂直解像度に合わせる。高速制御装置１２は、ビデオ情報の各フレーム内の最後の２３の水平ライン及び最初の２３の水平ラインを無視して、その結果４８０本の有効な、つまり表示可能なライン（５２５ラインー２２ラインー２３ライン＝４８０ライン）を得ることによって、ＮＴＳＣ信号を書式化する。これは、無視されたラインが、標準的に有意なビデオ情報をほとんど又は全く含まない表示された画像の上端及び下端部分の「オーバースキャン」　（見えない）ラインから成ることから、有効な実践方法である。

ＮＴＳＣピクチャの幅も同様にパネル１６による使用のため６４０画素幅に一致又は書式化される。この点において、制御装置１２は、以下にさらに詳細に説明するように、ビデオ信号のサンプリング速度を調整する。

ここで図３を参照しながらさらに詳しくインタフェイスユニット１３を見ると、インタフェイスユニット１３は一般に、制御装置１２を駆動するのに適したアナログＲＧＢ信号へとビデオカセットレコーダ２０からのＮＴＳＣテレビジョン信号を変換するための信号変換装置３２を含んでいる。ＮＴＳＣテレビジョン信号は、導線２０Ａにより信号変換装置３２の入力端へと結合されている。図３を見れば最も良（わかるように、インタフェイス１３の入力端は同様に、制御装置１２を駆動するのに適したアナログＲＧＢ書式の形にすでになっている８力信号をもつビデオドライブモジュール２６にも結合されている。この点において、パーソナルコンピュータ２１内のビデオドライブモジュール２６は、それぞれ１組の導線２６Ａ−Ｅをもつケーブル１３Ｂ上のインタフェイスユニット１３に結合された赤、緑、青、水平同期（Ｈ３ＹＮＣ）及び垂直同期（ＶＳＹＮＣ）の５つの出力信号を有している。

ユーザーがビデオカセットレコーダ２０及びビデオドライブモジエール２６からの入力信号の中から選択できるようにするために、インタフェイスユニット１３は同様にアナログ多重ユニット３４及びマイクロプロセッサ３６を含んでいる。

アナログ多重ユニット３４は、信号変換装置３２からの出力信号又はビデオドライブモジュール２６からの出力信号のいずれかが高速カラー強調インタフェイス１２に結合され得るようにする従来のマルチプレクサである。マイクロプロセッサ３６は、ビデオソース規準（ＶＧＡ、グラフィクス、ＮＴＳＣ，ＰＡＣなど）のいずれを高速カラー強調インタフェイス制御装置１２に結合すべきかを決定する。この点においてマイクロプロセッサ３６は、ソース規準信号の１つのみが制御装置１２に結合されつるようにする。アナログ多重ユニット３４からそれぞれ１組の導線３４Ａ−Ｅ上で高速制御装置１２まで信号が結合される。制御装置１２に供給すべきビデオ規準のタイプをひとたび決定すると、マイクロプロセッサ３６は、高速能動７１−リクスユニット１６を駆動するためのライン及び画素の場所の適切な書式及びサンプル速度を設定するため、指令／データライン３６Ａ（図５）上で適切な書式データ及び指令を生成する。マイクロプロセッサ３６は同様に、信号変換装置３２からの入力信号又はビデオドライブモジュール２６からの入力信号のいずれかを受理し、制御装置１２に渡すべく多重ユニット３４を切替える制御信号（ＭＩＸＣＯＮＴＲＯＬ）も生成する。制御信号ＭＵＩ　Ｃ０ＮＴＲ０Ｌは、導線３６Ｂ上で多重ユニット３４に結合される。

インクフェイスユニット１３は同様に、遠隔の赤外線送信器ユニット（図示せず）からの赤外線信号を受理するための受容器３９をもつ赤外線受信器も含んでいる。この点において、ユーザーは、多重ユニット３４を切替えることにより異なるタイプのとデオソース信号をマイクロプロセッサ３６に探索させる信号を生成するため赤外線送信器ユニットを起動することができる。赤外線受信器３８は、導線３８Ａ上で出力がマイクロプロセッサ３６に結合されている従来の赤外線受信器ユニットである。

ビデオソース信号に付随する低レベル音声信号を増幅する目的で、インクフェイスユニット１３ば、スピーカー３３Ａといった従来のスピーカに接続すべく適合された出力ジャックを有する音声増幅器３３も含んでいる。この音声増幅器３３は、Ｓｉｇｎｅｔｉｃｓが製造販売し、Ｓｉｇｎｅｃｔｉｃｓ　ｒ線形データマニλアル」第１巻（１９８９年）ｐ７〜２０７内に記述されているＴＤＡ１０１３Ｂ型といったような従来通りのものである。

ここで図３を参照して信号変換装置３２をさらに詳細に見てみると、この変換装置３２は、例えばＭｏｔｏｒｏｌａが製造しＭｏｔｏｒｏｌａの線形／インタフェイス装置データブックｐ９−１８３〜ｐ９−１９０内及びＭｏｔｏｒｏｌａアプリケーションノートＡＮ１０１９Ｄ内に記述されているＴＤＡ３３３０ユニットといった当業者にとって周知のタイプのものである。

ＰＡＬ信号又はＳＥＣＡＭ信号をＲＧＢ信号に変換するための他のタイプの変換装置もよく知られている。例えば、組合せ型のＰＡＬ−３ＥＣＡＭ−ＮＴＳＣからＲＧＢへの変換装置が、ＳＯＳＴＨＯＭＳＯＮビデオＩＣのデータブックｐｉ、２１１〜１．２２７に記されているように部品番号ＴＥＡ５６４０Ｃと１．、テｓＧｓ　ＴＨＯＭＳＯＮ（１０００Ｅａｓｔ　Ｂ１１１　Ｒｏａｄ、　Ｐｈｏｅｎｉｘ、　Ａｒ１ｚｏｎａ）から入手可能である。

信号変換装置３２は周知のものであるため、ここでは詳細に記述しない。信号変換装置３２の出力信号は、赤、緑、青、水平同期（ＨＳＹＮＣ）及び垂直同期（ＶＳＹＮＣ）のそれぞれの信号を運ぶ一組の導線３２Ａ−Ｅ上でアナログ多重ユニット３４に結合されている。

ここで図３及び図４を参照しながらより詳しく高速カラー強調インタフェイス制御装置１２を見ていくと、この高速制御装置１２は、ケーブル２５を介して能動マトリクスパネル１６とアナログ多重ユニット３４の出力端の間で結合されている。この点において、アナログ多重ユニット３４か他の出力信号、すなわち赤、緑、青、水平周期（ＨＳＹＮＣ）及び垂直同期（ＶＳＹＮＣ）は、それぞれ−組の導線３４Ａ−Ｅ上で制御装置１２の入力端に結合されている。

図４を見れば最も良くわかるように、高速カラー強調インタフェイス制御装置１２は、同時係属の米国特許出願筒０７１５８６．５０６の中で充分に記述されており、一般にビデオ制御装置１８、−組のカラー強調ユニット４ｏ、４２．４４、メモリ制御装置５０、書式タイミングジェネレータ４５及びビデオクロックジェネレータ４８を含む。高速カラー強調インクフェイス制御装置１２は、ビデオカセットレコーダ２０によって生成されたテレビジョン信号を能動マトリクスパネル１６を駆動するのに許容できる書式に書式化するために画素クロックジェネレータではなく書式タイミングジェネレータ４５を利用するという点を除いて、同時係属米国特許出願０７１５８６，５０６号に記されている高速カラー強調制御装置と実質的に同一である。高速制御装置には同時係属米国特許出願０７１５８６，５０６号に記載の制御装置と実質的に類似していることから、ここでは書式タイミングジェネレータ４５といった制御装置１２の異なる面のみを詳しく記述することにする。

ここで図４及び図５を参照しながらより詳細に書式タイミングジェネレータ４５を見てみると、この書式タイミングジェネレータ４５は一般に、制御装置１２内に記憶すべきビデオデータを書式化する助けとなるプログラミング可能な計数器配置４６及び制御装置１２に結合されているビデオ信号のタイプに基づいて適切なサンプリング速度を設定するためのプログラミング可能な画素クロックジェネレータ４７を含んでいる。

図５を見れば最もよくわかるように、プログラミング可能な画素クロックジェネレータ４７は、位相比較器６６、低域フィルター６７、電圧制御発振器６８及びプログラミング可能な除算器又はＮ除算計数器６９を含む従来の位相ロックループ構成である。プログラミング可能な画素クロックジェネレータ４７はアナログ多重ユニット３４の出力から結合された基準クロック信号を利用する。基準信号はＨ３ＹＮＣ信号によって識別され、導線３４Ｄ上で位相比較器６６の入力端に結合される。それぞれの強調ユニット４ｏ、４２及び４４内でのビデオデータの記憶を同期化するための出力画素クロック信号ＰＸＣＬＫが、電圧制御型発振器６８の出力から誘導される。電圧制御型発振器６８のサンプリング速度は、以下で詳細に記すように、プログラミング可能な除算器６９の出力の関数である。

ここで、図５を参照しながらプログラミング可能な除算器６９をより詳しく見てみると、このプログラミング可能な除算器６９は、ビデオデータを記憶するための適切なサンプリング速度を設定する助けとなるようマイクロプロセッサ３６によりプログラミングされる。以下の例が、有益であろう。高速制御装置１２に結合されたビデオ規準が、表示データライン各々について９１０のサンプル又は１４．３３３ＭＨｚのサンプリング速度を必要とするＮＴＳＣ規準であると仮定する。この点において、ＨＳＹＮＣ速度（ＮＴＳＣ）規Ｈｓ）ｚｌ　５．７５０ＫＨｚサンプリング速度＝１５．７５０ＫＨｚ　Ｘ９１０＝１４．３３３ＭＨｚという公式によって示されるような望ましいサンプリング速度を生み出すには、９１０の除算が必要とされる。

以下で説明するように、１ラインにつき９１０の画素がサンプリングされるが、９１０の画素サンプルのうち２７０画素は、オーバースキャン又はフライバックデータであり、無視される。この点において、最初の１３５の画素走査場所及び最後の１３５の画素走査場所は、制御装置１２内に記憶されたビデオデータとの関係において無視される。記憶されていない場所は、無効データと呼ばれる。

ビデオ規準がＶＧＡグラフィックスである場合、例えば、２５．１７５ＭＨｚのサンプル速度を生成するには８００の除算が必要とされる。この点において、Ｈ５ＹＮＣ信号は、２５．１７５ＭＨｚの望ましいサンプリング速度を生成するべく３１．４７ＫＨｚに８００を乗じたものである。ここでも又、８００のサンプルのうち一定の与えられた数はオーバースキャン又はフライバックデータを表わす。すなわち１６０サンプルがそれである。これら１６０のサンプル、つまり各ライン内の最初の８０及び最後の８０サンプルは無視される。

ここで図９Ａを参照すると、全体として９０１という番号で水平同期信号（ＨＳＹＮＣＤＡＴＡ）が示されている。上述のように記憶を目的とした画素場所の無視は、ＨＳＹＮＣＤ　Ａ　Ｔ　Ａ信号９０１の直前の無効データ群９０２が論理的高レベルに進みＨＳＹＮＣＤＡＴＡ信号９０１（７）直後の無効データ群９０３が論理的高レベルに進むにつれて図示されている。群９０２と９０３の間の画素の場所はパネル１６上への表示のための有効なデータ群９０４を表わす。さらに詳しく説明すると、ＨＯＲＩＺＯＮＴＡＬ　ＲＥＴＲＡＣＥ（水平フライバック）同期は、ＨＳＹＮＣＤＡＴＡ信号９０１が論理的に高であるときに起こる。

ここで図５を参照しながらさらに詳しくプログラミング可能な計数器配置４６を見てみると、プログラミング可能な計数器配置４６は、表示された情報のフレーム内の垂直帰線の数を設定する助けとなるフライバック計数器７３、表示された情報のライン１本中の有効な画素の数を設定する助けとなり、また、表示された情報のライン間の水平フライバック画素の数を設定する助けとなる画素計数器７５、表示された情報のフレーム内の有効なライン数を設定する助けとなるライン計数器７７及びマイクロプロセッサ３６と連動して上述の計数器の動作の調和をとる助けとなる書式プロセッサ又は制御装置７９を含んでいる。

書式制御装置７９はマイクロプロセッサ３６の制御下で、アクセス及び表示ユニット１６上の表示のために適切な書式でカラー強調ユニット４０．４２及び４４の各々の中にビデオデータを記憶するため、フライバック計数器７３、画素計数器７５及びライン計数器７７内への予め定められた計数の負荷を可能にする負荷信号ＬＯＡＤ　Ｒ，ＬＯＡＤ　Ｐ、及びＬＯＡＤ　Ｌを生成する。負荷信号ＬＯＡＤ　Ｒ，ＬＯＡＤ　Ｐ、及びＬＯＡＤ　Ｌは、それぞれ−組の導線７９Ｄ、７９Ｃ及び７９Ｂの上でフライバック計数器、画素計数器７５及びライン計数器７７と書式制御装置７９との間に接続されている。マイクロプロセッサ３６、書式制御装置７９、プログラミング可能な除算器６９と上述の各々の計数器７３．７５及び７５の間に接続されたコネクタ３６Ａにより、指令命令及び予め定められた書式化データが適切な書式化の設定のためマイクロプロセッサ３６から転送されうることになる。

メモリ制御装置５０がビデオ情報を記憶し、メモリオペレーションを制御できるようにするために必要な制御信号を書式プロセッサ７９が生成できるようにするために、各々の計数器７３．７５及び７５は、書式プロセッサ７９に対して端末計数信号ＴＣＲ，ＴＣＰ、及びＴＣＬを提供する。端末計数信号は、それぞれ導線７３Ａ、７５Ｂ及び７７Ｂ上でプロセッサ７９へと導かれる。書式プロセッサ７９はメモリ制御装置５０が、ビットマツプメモリ内に偶数メモリアドレスの全ての偶数フィールドラインを記憶し、奇数メモリアドレスで奇数のフィールドラインを記憶できるようにする。このようにビデオ情報を記憶することは、高速表示装置１６によって利用される４８０垂直ライン解像度を生成するべく２重走査ライン書式で各々それぞれの強調ユニット４０．４２及び４４内のピットマツトメモリからビデオ情報を検索することを可能にする。

動作中、マイクロプロセッサ３６は、どのビデオソースを表示すべきかを決定し、適切な除算指令を導線３６Ａ上の指令／データライン信号を介してプログラミング可能な除算器６９に対して送る。ここでマイクロプロセッサ３６の動作について、マイクロプロセッサ３６が実行するステップを示す図６の流れ図を参照しながら、さらに詳細に説明する。

ここで図６の流れ図を参照すると、ドライブユニット１１に電力を加えると、Ｃ０ＮＦＩＧＵＲＥ　ＰＲＯＧＲＡＭ（プログラムを構成する）６００が５ＴＡＲＴ（出発）命令６０１において開始し、ビデオ信号ソースの好ましいタイプ、すなわちＮＴＳＣ％ＰＡＬ、ＶＧＡグラフィックスなどについての省略時解釈設定値をセットすべく命令囲み６０３まで進む。省略時解釈設定値が設定された後、プログラムは、決定命令６０５まで進み、ここでマイクロプロセッサが現在アナログ多重ユニット３４からＨＳＹＮＣ信号を受理しているか否かの決定が下される。いかなる信号も受理されてない場合、プログラムは、命令囲み６０７まで進んでアナログ多重制御信号ＭＩＸ　Ｃ０ＮＴＲ０Ｌを切替えさせ、もう１つのビデオ信号ソースからのＨＳＹＮＣ及びＶＳＹＮＣ信号がマイクロプロセッサ３６に結合されつるようにする。　ＭＵＸ　Ｃ０ＮＴＲ０Ｌ信号が有効化された後、プログラムは決定６０５まで戻り再びＨＳＹＮＣが次の選択された又は有効化されたソースから受理されているか否かを見極める。上述の手順は、有効化されたビデオ信号ソースが同期情報（ＨＳＹＮＣ，ＶＳＹＮＣ）を送り始めるまで反復される。

決定命令６０５においてＨＳ　Ｙ　Ｎ　Ｃ信号が存在することが見極められた場合、プログラムは命令６１２へと分岐してマイクロプロセッサ３６がそれぞれＨＳＹＮＣ及びＶＳＹＮＣ信号の同期及び極性を解析するようにする。命令６１２の実行後、プログラムは命令６１４まで進み、ここで従来の比較技術を用いてマイクロプロセッサ３６により正確なビデオ信号規準が見極められる。ビデオ信号規準がひとたび見極められると、プログラムは、適切なサンプル速度及び書式計数データが書式化を目的として設定されるようにすることによってプログラミング可能な除算器６９とプログラミング可能な計数配置４６を構成する命令６１６まで跳ぶ。この点において。

書式プロセッサ７９は、以下により詳細に説明するようにＬＯＡＤＲ信号、ＬＯＡＤ　Ｐ信号及びＬＯＡＤ　Ｌ信号の各々を有効化させ、かくして、ライン３６Ａ上のマイクロプロセッサ３６によって供給された書式データは各々の計数器７３．７５及び７７内にロードされうることになる。プログラミング可能な除算器６９及びプログラミング可能な計数器配置４６がひとたび構成されたならば、プログラムは、ユーザーがビデオ規準を変更したか否かを見極める決定命令６１８へと進む。ビデオ規準が変更されなかった場合、プログラムは、ビデオソースが変更されるまで命令６１８で待機する。ビデオソースが変更されると、プログラムは決定命令６２０まで進み、ＨＳＹＮＣ信号がビデオソースから受理されているか否かを見極める。ＨＳＹＮＣ信号が存在する場合、プログラムは命令６１２まで行き、前述のとおり進行する。ＨＳＹＮＣ信号が存在しない場合、プログラムは命令６２０から決定命令６０５まで前進し、前述のとおり進行する。

ここで図７Ａ及び７Ｂを参考にしながらより詳細に書式制御装置７９の動作を見てみると、書式制御装置が、強調ユニット４０．４２及び４４内のさまざまなビットマツプメモリ内への記憶のためビデオデータの書式化を適正に制御するためには、マイクロプロセッサ３６はまず第１に、（１）表示された情報について必要とされる垂直帰線の数；２）いずれかの与えられた表示可能情報フレーム内の有効な、つまり表示可能なラインの数；３）表示可能な各々の情報ライン間の水平フライバック画素数；及び４）表示可能な情報ラインの各々の中の有効な、つまり表示可能な画素の合計数、を見極めな（ではならない。マイクロプロセッサ３６は、ビデオソースによって生成されたＨＳＹＮＣ及びＶＳＹＮＣ信号の関数としてビデオソース信号のタイプを見極め、次に適切な書式化を達成するべ（それぞれの計数器７３．７５及び７７の各々の中に記憶するため適切な計数器配置４６データを生成するように、予めプログラミングされている。表■は、ＶＧＡ及びＮＴＳＣビデオソース信号を変換するのに必要とされる基礎計数情報を示している。

表■ ＊　画素対を表わすが、表示は５２５ラインのビデオ情報を与えるべく組合わされる各々２６２．５ラインの２つのインタレースされた６０Ｈｚのフィールドから成ることから、実際の表示可能画素数については２で乗じられなくてはならない。

マイクロプロセッサ３６は、ひとたびビデオソース信号のタイプを見極めると、計数器配置４６が利用するよう書式化指令及び指令データを送る。

ここで図７を参照すると、書式プロセッサ７９は、構成又は書式指令を受理した時点で、ＦＯＲＭＡＴ　（書式）プログラム７００を開始する。書式プログラム７００は５ＴＡＲＴ　（出発）命令７０１において開始し、決定命令７０３まで進んでビデオソースがらのＶＳＹＮＣ信号が存在するか否かを決定する。ＶＳＹＮＣ信号が存在しない場合、プログラムは、決定命令７０３で待機する。ＶＳＹＮＣ信号が発生するとプログラムは命令囲み７０４まで進んで、時間計数器７７を結果としてもたらすことにより垂直フライバック同期又は新しいフレームを開始する。次にプログラムは決定囲み７０５まで行き、ＨＳＹＮＣ信号が存在するか否かを見極める。Ｈ５ＹＮＣ信号が存在しない場合、プログラムは囲み７０５で待機する。ＨＳＹＮＣ信号が発生すると、プログラムは命令囲み７０７まで前進してライン計数器７７を増分させる。ライン計数器７７が増分された後、プログラムは決定命令７０８まで進んで、有効数の帰線が発生したか否かを見極める。有効数の帰線が発生しなかった場合、プログラムは決定囲み７０５まで戻り、前述のように進行する。この点において、データの最初の２本の水平ラインが、図８及び図９を見れば最も良くわかるように無視されることになるということを理解すべきである。有効数の帰線が発生した場合、プログラムは命令７０９まで前進してライン計数器７７をリセットする。ライン計数器７７がリセットされたならば、プログラムは命令７１０まで進み、記憶すべき４８０本のラインのうちの最初の有効ラインを生成するため水平フライバック同期を開始する。その後プログラムは決定命令７１１まで前進して次のＨ３ＹＮＣ信号を待つ。Ｈ５ＹＮＣが存在しない場合、プログラムは、決定命令７１１で待機する。Ｈ３ＹＮＣ信号が発生すると、プログラムは画素計数器７５を増分するべく命令７１３まで前進する。次にプログラムは、決定命令７１５（図７Ｂ）まで進んで、有効数のフライバック画素が発生したか否かを見極める。有効数のフライバック画素が発生しなかった場合、プログラムは命令７１３（図７Ａ）まで戻り、前述のとおり続行する。有効数のフライバック画素が発生した場合、プログラムは命令７１６まで進んで有効ビデオデータを、強調ユニット４０．４２及び４４のビットマツプメモリ内に記憶し始める。この点において、命令囲み７１６において画素計数器７５はリセットされ、行及び列の計数はメモリ制御装置５０による利用のためセットされる。行及び列の計数がセットされ画素計数器７５がリセットされた後、プログラムは、命令囲み７１７、「メモリ制御装置へ行及び列の計数を転送」まで進み、偶数及び奇数の画素ラッチングを有効化し、ビットマツプメモリ内へのデータの記憶を有効化するべくメモリ制御信号を生成する。強調ユニット４０．４２及び４４の個々のビットマツプメモリにデータを記憶するための制御信号（例えば奇数有効化及び偶数有効化信号）については、同時係属の米国特許出願筒０７１５８６，５０６号により完全に記述されている。以下でさらに詳しく説明するように、メモリ制御信号は、強調ユニット４０．４２及び４４内でビットマツプメモリへのアクセスをビデオ制御装置１８が必要とする場合には常に、ビデオ制御装置によって生成された時点で割込み信号を内含する。この点に関して、ビデオ制御装置１８により生成される「新規データ要求」信号は、表示を目的として強調ユニット４０．４２及び４４から表示可能ビデオデータの１本のラインが読みとられる一方で、書式タイミングジェネレータ４５を介してのデータの記憶を一時的に無効化させる。書式タイミングジェネレータ４５からメモリ制御装置５０を経由する割込み信号及びメモリ制御信号がデータラインを記憶する。

メモリ内へのデータの転送後、プログラムは次に命令７２１まで進んで画素計数器７５を増分する。画素計数器７５が増分された後、プログラムは決定命令７２３まで前進して、有効数の画素が画素計数器７５によって生成されたか否かを見極める。有効数が発生しなかった場合、プログラムは命令７１７まで戻り、上述のシーケンスを反復する。有効数の画素が発生した場合、プログラムは決定命令７２３から命令囲み７２５まで進み、ライン計数器７７を増分する。ライン計数器７７が増分された後、プログラムは決定命令７２７まで前進して有効数のラインが発生したか否かを見極める。フレームが完了していない場合、プログラムは決定命令７１１（図７Ａ）まで戻って、前述のとおりもう１本の情報ラインを開始させる。フレームが完了している場合、プログラムは命令７３０まで進み、ライン計数器４７をリセットする。計数器７７がリセットされた後、プログラムは命令７０３まで戻り、次のＶＳＹＮＣ信号を待機する。

上述のことから、書式制御装置７９はマイクロプロセッサ３６と連動して、水平ビデオ情報ライン５２５本をもつＮＴＳＣ信号といった従来のビデオ信号が、高速表示装置１６によって使用されるような水平ビデオ情報ライン４８０本へと表示目的で書式化されうるようにする、ということが理解できるはずである。より特定的には、マイクロプロセッサ３６及び制御装置７９は、ビデオ情報の各々の表示可能フレームのための５２５本の水平情報ラインを、パネル１６の６４０Ｘ４８０の画素アレイの形での表示のためセンタリングされる。この点に関して、水平データの最初の２２本のラインは消去され、また、水平データの最後の２３本のラインも消去さこのことは、無視された水平ラインの大部分がｒオーバースキャン」又は「不可視」ラインから成り、表示可能フレームの上端及び下端が、通富、表示ビデオ情報をほとんど又は全く含んでいないことから、実際上有効なことである。例えば図９Ｂを参照すると、水平ライン書式化のためのタイミングダイヤグラムが例示されている。この点に関して、無効なラインの一群は全体として９１０という番号で示され、有効なラインの一群は全体として９２０という番号で示されている。無効なライン群９１０は、ＶＳＹＮＣ信号が論理高まで進む直前及び直後に配置される。ＶＳＹＮＣ信号の前の最初の２３本のライン及びＶＳＹＮＣ信号の後の最初の２２本のラインは、無効なラインを表わしている。

ＶＳＹＮＣ信号は、垂直帰線を表わす。同様にしてビデオ情報の表示可能フレームの幅は、ビデオ信号のサンプリング速度を調整することによって各フレームについて垂直情報ライン６４０本に一致させられる。サンプリング又はＰＸＣＬＫ速度はセットされ、次にビデオソースによって生成されたテレビジョン信号の水平周波数と一致させるべ（プログラミング可能な除算器６９を用いて水平除￥１．（ＰＸＣＬＫ対Ｈ３ＹＮＣ速度の比率）がセットされる。ビデオドライブモジュール２６からの信号はすでに適切な書式を有することから、上述の書式化技術は必要とされない。この点において、マイクロプロセッサ３６は、ビデオドライブモジュール２６のための望ましい書式を選択するため書式タイミングジェネレータ４５に結合される。

ここで図１１を参照しながらメモリ制御装置５０をより詳細に見てみると、メモリ制御装置５０は、強調ユニット４０．４２及び４４の各々からのビデオデータの記憶及び読みとりを制御する。この点に関して、メモリ制御装置については同時係属米国特許出願第０７１５８６．５０６号の中でより完全に記述されており、ここでは強調ユニット４０．４２．４４のビットメモリがビデオ制御装置１８によってアクセスされた場合、常にＩＮＴＥＲＲＵＰＴ　（割込み）ファームウェアプログラム１１００を介して書式プロセッサ７９（図５）の割込みが行なわれる作業を除いて、さらに詳しく記述しない。

ここで図４を参照しながらビデオ制御装置１８をさらに詳しく見てみると、ビデオ制御装置１８にはパネル１６によって用いられるＨ、Ｓ、ＨＳＹＮＣ及びＨ，Ｓ、ＶＳＹＮＣ信号を生成した列計数器と行計数器が含まれている。これらの計数器は同様に、強調ユニット４０．４２及び４４からのビデオデータの検索も制御する。この点で、行計数器は、その終端計数に達した時点で、常にＨ，Ｓ、ＶＳＹＮＣ信号を生成する。同様に、列計数器は、その終端計数に達した時点で、常にＨＳＹＮＣ信号を生成する。ビデオ制御装置１８については、同時係属米国特許出願第０７１５８６．５０６号にさらに完全に記述されており、ここではＩＮＴＥＲＲＩＪＰＴ　（割込み）プログラム１１００に関して以外、詳述しない。より特定的には、ビデオデータはライン毎のベースで強調ユニット４０．４２及び４４の各それぞれのＳＡＭ内にロードされることから、書式タイミングジェネレータ４５及び強調ユニット４０．４２及び４４内への記憶のためのそのデータ書式化と、ビデオ制御装置１８及び強調ユニット４０．４２及び４４内のビットマツプメモリからの書式化されたデータのこの制御装置による読み取りとの間に連動が必要とされるということが理解できるはずである。上述の連動、つまり初期接続手順は、　ＩＮＴＥＲＲｔｌＰＴファームウェアプログラム１１００を通して達成される。

ここで図４及び図１１を参照しながら、さらに詳細にＩＮＴＥＲＲＵＰＴプログラム１１００を見てみると、ビデオ制御装置１８は、表示を目的としてビデオデータを必要とする場合には、常にビデオ制御装置１８とメモリ制御装置５０の間の新規データ要求ライン母線上に割込み制御信号を生成する。割込み制御信号はＩＮＴＥＲＲＬＩＰＴファームウェアプログラム１１００を開始させる。この点で、ＩＮＴＥＲＲＵＰＴファームウェアプログラム１１００は、囲み１１０１から出発し、強調ユニット４０．４２及び４４のビットマツプメモリ内へのデータの記憶を停止又は中断する命令囲み１１０３まで前進する。このときプログラムは、ビデオ制御装置１８内の行計数器からのメモリーアドレスラインを有効化して強調ユニット４０．４２及び４４のためのアドレス母線上に置かれるようにする命令囲み１１０５まで前進する。強調ユニット４０．４２及び４４のためのアドレス母線は、書式タイミングジェネレータメモリアドレッシングとビデオ制御装置メモリアドレッシングによって共有されている共通アドレス母線である。

メモリアドレスラインが有効化された後、メモリ制御装置５０は、強化ユニット４０．４２及び４４のＶＲＡＭ又はビットマツプメモリ内に行計数器を移送する命令囲み１１０７でＰＡＳ信号を生成する。次にプログラムは命令囲み１１０９まで前進して、メモリアドレス母線をビデオ制御装置１８によって制御されないように無効化する。次にプログラムは命令囲み１１１１まで進み、全てのゼロをメモリ制御装置５０を介してアドレス母線上に出力する。次にプログラムは、命令１１１３まで進み、ここでメモリ制御装置はＣＡＳ信号を有効化して列位置を強調ユニット４０．４２及び４４のビットマツプメモリに結合させる。次にプログラムは命令１１１５まで進み、ビデオ制御装置１８によるアクセスのため各々の強調ユニット４０．４２及び４４内のビットマツプメモリのそわぞれのＳＡＭ内にビデオデータをロードする。この点において、ビデオデータの全ての行が表示を目的としてそれぞれのＳＡＭ内にロードされることを理解すべきである。ビデオデータがＳＡＭ内にロードされた後、プログラムは命令１１１７まで前進して、ＳＡＭのロードが完了したことを肯定応答する。これは、今や高速能動マトリクスパネル１６上に新しいデータラインを表示できるということを表わしている。より特定的には、列計数器によって生成されたＨ、Ｓ、ＨＳＹＮＣは、論理低レベルまで駆動され、ビデオ制御装置１８内の列計数器が、その終端計数に達し、もう１本の新しいビデオデータラインが必要とされるということを表示するまで低い状態にとどまる。もう１本のデータラインが要求された時点で、もう１つの割込み信号が生成される。ビデオ制御装置１８により新規データ要求信号が生成された時点で、Ｈ，Ｓ、ＨＳＹＮＣは能動レベルまで進むということを理解すべきである。

ＳＡＭのローディングが完了したという肯定応答の後、プログラムは命令１１１９まで進み、これはメモリアドレス母線の制御を書式タイミングジェネレータ４５まで戻す。次にプログラムは、書式タイミングジェネレータ４５内の行及び列計数を前述のとおりセットされつるようにする命令１１２１まで前進する。次にプログラムは、ＦＯＲＭＡＴプログラム７００を割込みを受けた場所から再開させる囲み１１２３へと進む。

本発明の好ましい実施態様は、従来のオーバーへッドブロジエクタと共に用いるよう適合された状態で示されているが、当業者であれば、その他のタイプの写真撮影用プロジェクタシステムも同様に本発明のシステムと共に用いることができるということが理解できるだろう。

図面、特に図１１Ａを参照すると、本発明にしたがって構成され、また、非常に多くの異なるカラーシェーディングを表示することのできるビデオカラー表示システムとして使用するよう適合されている高速カラー表示システムＩＯＡが例示されている。したがって、システムＩＯＡは高速ビデオカラー表示システムであり、コンピュータ駆動式のオーバーヘッド投写装置、直視システム又は類似のタイプのカラー表示システム、例えば高速カラーモニター又は直視表示パネルの中で利用される。

図１１Ａに示されているように、システムＩＯＡは、ビデオモジュール１４Ａをもつ、従来のパーソナルコンピュータ１２Ａ及びオーバーへッドブロジエクタシステム８０Ａを利用する配置において用いるよう適合されている。システム１０Ａは一般に、高速ビデオ信号から生成されたカラー画像を表示するための薄膜トランジスタ能動マトリクス液晶表示パネルといった高速表示装置による表示のため何十万といった多数の異なるカラーシェーディング及び色相を作り出すことのできる高速ビデオ信号へとビデオドライブモジュール１４Ａからの従来のコンピュータビデオ出力信号を翻訳するための高速カラー強調インクフェイス制御装置１１Ａを含んでいる。

ビデオドライブモジュール１４Ａは、カラー強調インタフェイス制御装置１１Ａに対して、水平及び垂直同期信号を含む従来のＲＧＢアナログビデオ信号を供給する。制御装置１１Ａは高速表示装置１６Ａに対してパーソナルコンピュータ１２Ａをインタフェイスするのに必要な制御機能を提供するのみならず、最低的２５６．０００　（２’　＋’　＋’　）色を能動マトリクスパネル１６Ａによって表示できるように従来のＲＧＢアナログ信号を量子化する。

パーソナルコンビエータ１２Ａは、キーボードユニット１７Ａを介してデータ及び指令の入力を受けることのできるコンピュータ処理ユニットＬ５Ａを含むアップルＭＡＣＩＩパーソナルコンピュータであってよい。高速表示装置１６Ａはオーバーへッドブロジエクタシステム８０Ａと連動して、コンピュータが生成した情報の多数の視聴者によるビューイングを可能にする。

ここで図１１Ａ及びＩＩＢを参照してより詳細にオーバーヘッド投写装置８０Ａを見てみると、この投写装置８０Ａは一般に、投写を目的として能動マトリクスパネル１６Ａを支持するべく適合されている平坦な透明投写表面８２Ａを含んでいる。オーバーヘッド投写装置８０Ａは、パネル１６Ａを通して光を透過させるための全体として８３Ａという番号で示された（図１１Ｂ）反射器と照明バルブを含んでいる。

バルブと反射器８３Ａによって生成された光をパネル１６Ａ内へ規準するため、装置８０Ａは同様に、透明な表面８２Ａの下に配置されたフレネルコリメータレンズ８５Ａを含んでいる。能動マトリクスパネル１６Ａは同様に、オーバーヘッド投写光学レンズアセンブリ８８Ａ上にパネル１６Ａから出てきた光を収束するための、好ましくはフレネルレンズである集束レンズ８７Ａも含んでいる。この点において２投写アセンブリ８８Ａは、パネル１６Ａを通過する光が、視聴者表示を目的として投写スクリーン又はその他の適切な表面（図示せず）上に集束されつるようにしている。

本発明の好ましい実施態様においては、レンズ８７Ａはパネル１６Ａ上に配置されているものの、集束レンズをアセンブリ８８Ａといった投写アセンブリ上に配置することも可能であることは、当業者なら理解できるであろう。この点において、高速カラーシステム１０Ａ及びその使用方法によって、能動マトリクスパネル１６Ａにより表示される色の数を、ＲＧＢビデオ信号に基づ〈従来の８色システムから２１６の同時色に近い、きわめて多数の色まで大幅に拡張することが可能となる。

当業者であれば、本発明の好ましい実施態様がアップル■コンピュータによって生成されたＲＧＥアナログビデオドライブソースな含んでいるものの、ＩＢＭエンハンストグラフィックアダプタ（ｒＥＧＡ」）、ＣＧＡシステム、ＶＧＡシステム又はＲＧＢデジタルシステムといった、その他の従来のコンピュータビデオドライブシステムを本発明にしたがって利用することも可能であるということが理解できるだろう。

能動マトリクス薄膜トランジスタ液晶表示パネル１６Ａは、コンピュータにより生成されたカラー画像を形成するため原色配置（赤、緑、青）で選択された数の画像要素を生成するための画素配列を含んでいる。

画素マトリクスアレイ内の各々の画素の場所、つまり要素は、それぞれ赤、緑及び青の相応する原色の各々について、１つずつの３つの副画素成分から成るセットを含んでいる。この点において、能動マトリクスパネル１６Ａは、少なくとも２５０，０００の異なるカラーシェーディング及び色相をもつ金色画像を生成することができる。能動マトリクスパネル１６Ａは従来通りのものであり、日立、シャープ、東芝、セイコーインストルメンツなどの供給業者によって製造されている。

本発明の好ましい態様は、加法混色構成での能動マトリクスパネルと共に用いるように設計されているものの、本発明を減法混色構成において利用することが可能であることは当業者にとっては明らかなこととなろう。この点において、減法混色構成における各々の画素要素は通常最大限に起動させられ、次にオフ及びオンに変調されて望ましいレベルのシェーディングを作り出す。このような減法混色システムにおいては、補色配置（マゼンダ、黄色、シアン）が用いられることになる。

ここで図１１Ｃを参照しながら、さらに詳しく高速カラー強調インタフェイス制御装置１１Ａを見てみると、制御装置１１Ａは一般に、能動マトリクスパネル１６Ａに対しパーソナルコンピュータビデオドライブモジュール１４Ａをインタフェイスするためのビデオ制御装置１８Ａ及び、最高的２５６，０００の異なるカラーシェーディング及び色相を作り出すためコンピュータビデオドライブモジュール１４ＡからのＲＧＢアナログビデオドライブ信号を１組のデジタル信号へと量子化するための３つのカラー強調ユニット２０ＡＡ、２２Ａ及び２４Ａの１セツトを含んでいる。本発明に従うと、ビデオ制御装置１８Ａは、能動マトリクスパネル１６Ａ内の画素の各々を迅速にオン及びオフに切換えさせて、表示された画像内にパターン生成やフリッカをひき起こすことな（加法混色プロセスによって１つのカラー画像を生成する。

高速パネル１６Ａはパーソナルコンピュータ１２Ａよりもはるかに高速で作動する。したがって、制御装置１１Ａは、低速のコンピュータと高速の表示装置１６Ａとの間でインターフェースとして作用する。

前述したように、制御装置１１Ａはまた、パネル１６Ａによって表示される画像に実質的なパターニングまたはちらつきによるゆがみを引き起こすことな（、異なる段階の明暗および色相の数を大幅に増加する機能を果たす。

制御装置１１．Ａは、より低速の従来のＲＧＢアナログ信号を、能動マトリクスパネル１６Ａを駆動するために受信可能な量子化デジタル信号に変換するために、量子化デジタル信号を記憶し、それを強調ユニット２０ＡＡ、２２Ａおよび２４Ａから検索するメモリ制御装置４ＯＡを含む。これに関して、制御装置１１Ａはまた、一対のクロック発信回路と、ビデオデジタルデータをユニット２０ＡＡ、２２Ａおよび２４Ａの中に低速で記憶することを容易にする、より低速のビクセルクロック発信回路２６ＡＡと、記憶された量子化データを大幅に高まった速度で検索することを可能にするビデオクロック発信回路２８Ａとを含む。

これに関して、強調ユニット２０ＡＡ、２２Ａおよび２４Ａは、ＲＧＢアナログ信号を一組の量子化デジタル信号に変換し、変換された信号を低速で記憶した後、表示装置１６Ａによる利用に備えて量子化データをそこからはるかに高速で検索することにより、パーソナルコンピュータ１２ＡからＲＧＢビデオデータを再生する速度を速めることができる。

作動に際して、パーソナルコンピュータ１２Ａは、そのビデオ駆動モジュール１４Ａを介して、多数のビクセル要素からなるコンピュータ生成色付き画像を示す従来のＲＧＢビデオ信号を発信する。ＲＧＢビデオアナログ信号は、個々の三原色成分（赤、緑、青）を、カラー画像を再現するための各成分の輝度を含め、各ビクセル要素ごとに示すものである。コンピュータ生成信号はまた、所望のカラー画像を再生するために個々のビクセル要素を選択するためのビクセルマトリクスアドレスを示す、相当する制御信号、すなわち水平同期信号（ＨＳＹＮＣ）および垂直同期信号（ＶＳＹＮＣ）を含む。

図１１Ｃでは本来、メモリアドレス書き込みの線、メモリアドレス読み出しの線およびメモリ制御の線を別々に導くべきであるが、ブロック図を簡略化するため、それらを、メモリ制御装置４０Ａから各色彩強調ユニット２０ＡＡ、２２Ａおよび２４Ａに至る一本の線として示す。

ビデオ駆動モジュール１４Ａによって発される制御信号Ｈ３ＹＮＣは、ＲＧＢビデオデータをビットマツプメモリ列、例えば図１２に示す色彩強調ユニット２０ＡＡのメモリ列３０Ａの中に記憶することを制御するビクセルクロック信号（ＰＸＣＬＫ）を発信するビクセルクロック発信回路２６ＡＡに送られる。ビクセルクロック発信回路２６ＡＡは、従来の位相同期回路であり、当業者には周知である。

ここで、図１６Ｂを参照しながらビクセルクロック発信回路２６ＡＡをさらに詳細に説明する。ビクセルクロック発信回路２６ＡＡは、位相コンパレータ６６Ａ、ローパスフィルタ６７Ａ、電圧制御発振器６８ＡＡおよび分周器６９Ａを含む従来の位相同期回路構成である。ビデオ駆動モジュール１４Ａから受信される基準クロック信号Ｈ３ＹＮＣは、位相コンパレータ６６Ａの入力端子に送られる。

出力されたビクセルクロック信号ＰＸＣＬＫは、電圧制御発振器６８ＡＡの出力端子から誘導される。

以下さらに詳細に説明するように、能動マトリクスパネル１６Ａは、情報を正しく表示するために、デジタルＲＧＢビデオデータを必要とする。より詳細には、デジタルＲＧＥビデオデータは、８ビツトバイトのサブビクセル成分情報二つにアセンブルされなければならない。このため、相当するサブビクセル成分の選択組をビットマツプメモリ列、例えば列３０Ａ（図１２）に記憶されたデータから駆動するために、ビデオ制御装置１８Ａとビデオクロック発信回路２８Ａとが連動して、サブビクセル成分の選択組を各ビクセル位置もしくは要素ごとにそれぞれの発色状態もしくは条件へと速やかに切り換える。

ここで、データのアセンブリおよびその能動マトリクスパネル１６Ａへの転送をさらに詳細に説明する。ビデオ制御装置１８Ａは、ビットマツプメモリ列、例えば列３０Ａに記憶されたＲＧＢデジタル信号を能動マトリクスパネル１６Ａに送り、各サブビクセル成分がオン／オフに切り換えられ、表示画像の明暗および色相の違いが見る人によって視覚的に感知されるようにする。

図１１Ｃにもっとも明確に示すように、各色彩強調ユニットは、ＲＧＢビデオアナログ信号の一つの色要素を変換して、能動マトリクスパネル１６Ａ中のアドレス指定されたビクセル位置で発される原色の重み付きの輝度もしくは明暗の段階を示す二進デジタル信号に変える。これに関して、能動マトリクスパネル１６Ａにおいて、ユニット２０ＡＡはすべての赤サブビクセル成分についてＲＧＢ信号の赤成分を変換し、ユニット２２Ａはすべての緑サブピクセル成分についてＲＧＢ信号の緑成分を変換し、ユニット２４Ａはすべての青サブビクセル成分についてＲＧＢ信号の青成分を変換する。

ここで、制御装置１１Ａの作動をさらに詳細に説明する。各色彩強調ユニット２０ＡＡ、２２Ａおよび２４Ａは、ＲＧＢアナログ信号の関連の色成分部分を８ビットデジタル信号に変換する。この変換された信号はさらに３ビットデジタル信号に量子化される。

以下さらに詳細に説明するように、各３ビットデジタル信号は、記憶された後に関連の強調ユニットから検索されるよう、６ビツトバイトにアセンブルされる。

これに関して、６ビツトバイトが一つの原色の明暗および色相を二つのビクセル位置ごとに示すことが理解されるべきである。例えば、第一の３ビット群はビクセル位置１の赤成分に対するものであり、第二の３ビツト群はビクセル位置２の赤成分に対するものである。

メモリ制御装置４０Ａは、ビデオ制御装置１８Ａおよびビデオクロック発信回路２８Ａと連係して、記憶された量子化データを各色彩強調ユニットから速やかかつ非同期に検索することを可能にする。これに関して、６ビツトバイトが記憶装置から検索されるため、関連の色彩強調ユニットは各３ビツト群をさらに縮小またはスケーリングして単ビツト二進信号に変える。

そして各車ビット二進信号は他の色彩強調ユニットからの関連の色成分の単ビツト二進信号とともにビデオ制御装置１８Ａの中に保持され、一定のビクセル位置に対する色の群（赤、緑、青）を形成する。以下説明するように、その後の各ビクセル位置に対する３ビツト群もまた、最低９ビツトのビデオデータが記憶されるまで、ビデオ制御装置１８Ａの中に保持される。そして、アセンブルされたデータの最初の８ビツトが表示されるために能動マトリクスパネル１６Ａに転送される。ビデオ制御装置１８Ａは、色彩強調ユニット２０ＡＡ。

２２Ａおよび２４Ａからのビデオデータのアセンブリを制御し、量子化データが正しくアセンブルされ、能動マトリクスパネル１６Ａに転送されるようにする。

前述したことから、データは、先に説明したような二つの３ビツト群を示す単一の６ビツトバイトとして色彩強調ユニットから検索されるので、ビデオ制御装置１８Ａは、８ビツトバイトのビデオデータ二つと、偶数ビット群および奇数ビット群とを能動的にアセンブルする。

制御装置１１Ａの作動をさらに説明すると、各強調ユニット２０ＡＡ、２２Ａおよび２４Ａ中の量子化二進デジタル信号は、各ビクセル位置ごとに制御装置１８Ａに同期的に送られ、能動マトリクスパネル１６Ａにインターフェースされ、その結果、選択されたビクセルもしくは画像要素が所定期間だけオフ／オンに切り換えられ、各原色に所望の明暗を作り出すことができる。作動中は、個々のＲＧＢ色成分信号は量子化に備えて８ビツトのデジタル信号になる。これに関して、デジタル化された信号はバッファ・スケーリング発信回路３５Ａに送られ、この回路がデジタル信号の選択部分を量子化して、色の明暗の段階を示す３ビツトデジタル信号を発信する。そして、３ビツトデジタル信号は、高速表示装置Ｌ６Ａを視覚的表示に備えて正しく再生させるために、十分に速い速度で繰り返し検索されるように記憶される。

３ビツトの量子化信号を、高速表示装置１６Ａを駆動するための単ビツト二進信号に縮小するために、量子化されたデジタル信号が記憶装置から検索され、スケーリング発信回路４２Ａでランダムに発信されたデジタル信号の反復組と比較される。反復組のデジタル信号は所定の順序に配列され、相当する所定の重み付き輝度または明暗の段階を示す。

ランダムに発信されたデジタル信号は量子化デジタル信号と比較され、この量子化信号の数値がランダムに発信された信号の数値よりも大きいかどうかが決定される。量子化信号が反復デジタル信号よりも大きいならば、そのサブビクセル成分に対して単ビツト二進信号が発信され、相当するビクセル位置アドレスのアドレス指定されたサブビクセル成分をオン／オフに切り換えて、表示カラー画像中の実質的なちらつきを招くことなく、また、表示画像中に不要で望ましくないバターニングを引き起こすことなく、所望の明暗を作り出す。

概して、反復デジタル信号の所定のシーケンスは、一連の画像フレームに対して平均化効果を有し、上記の親特許出願に記載のちらつきおよび表示画像に繰り返し起こる「うなり」に関連したバターニングを実質的に除去する。それに加え、変換されたアナログビデオ信号をスケーリングすると、デジタル画の近似に伴う量子化誤差によって生じる多重画像現象または斑点を除去あるいは少な（とも大幅に低減することができる。

ここで、図１１Ｃおよび図１２を参照しながらインターフェース制御装置１１Ａをさらに詳細に説明する。３個の強調ユニット２０ＡＡ、２２Ａおよび２４Ａは、パーソナルコンピュータ１２Ａのビデオ駆動モジュール１４Ａによって発信されるＲ、ＧおよびＢのビデオ駆動信号に通じている。各強調ユニット２０ＡＡ、２２Ａおよび２４Ａの回路ならびに作動は実質的に同一であるため、赤の色彩強調ユニット２０ＡＡのみを以下さらに詳細に説明する。

ここで、図１２を参照しながら強調ユニット２０ＡＡをさらに詳細に説明する。

強調ユニット２０ＡＡは、ビデオアナログ信号の赤成分を変換して、単一の色、例えば赤の重み付き輝度または明暗段階を示す８ビツトのデジタル信号にするための従来のアナログ−デジタル変換器（ＡＤ変換器）　３４ＡＡを含む変換構造３２ＡＡと、デジタル信号の低位ビットの選択部分を量子化して、Ｒ２°（図１２および図１２Ａ　＞とじて示される単一のデジタル信号にするバッファラッチ・スケーリング発信回路３５Ａとを含む。これに関して、デジタル信号の低位ビットの量子化はＲＧＢ信号の赤成分の色相を制御し、それが、強調ユニット２２Ａおよび２４Ａによって作り出された他の色成分（縁色相、青色相）と正しく混合して２５０．０００を超える異なる色を表示のために作り出すようにしている。バッファラッチ・スケーリング発信回路３５Ａはデジタル信号のもっとも有効な２個のビットを一時的に記憶するため、強調ユニット２０ＡＡの中を移動するデータが正しく同期化され、ビットメモリマツプ列３０Ａに記憶されるようになる。

強調ユニット２０ＡＡはまた、赤の色相データを記憶するビットメモリマツプ列３ＯＡと、能動マトリクスパネル１６Ａ中の各赤サブビクセル成分について赤色相データをサンプル二進ビットに縮小するスケーリング発信回路４２Ａとを含む。

ここで、ス１２および図１２Ａを参照しながらバッファラッチ・スケーリング発信回路３５Ａをさらに詳細に説明する。スケーリング発信回路３５Ａは、８ビツトのビデオデジタル信号のうちもっとも有効な６個のビットを一時的に記憶する一対のバッファレジスタ７１Ａおよび７３ＡＡを含む。図１２にもっとも明確に示すように、赤色成分を示す８ビツトデジタル信号のうちもっとも有効でない２個のビットは量子化には無意味であり、よって、バッファ・スケーリング発信回路３５Ａには送られない。

図１２Ａにもっとも明確に示すように、ＡＤ変換器３４ＡＡから８カされたビデオデジタルデータは、ビクセルクロック発信回路２６ＡＡによって発信されたＰＸＣＬＫ信号によってバッファ７１Ａおよび７３ＡＡの中に保持される。バッファ７１Ａおよび７３ＡＡの８カ端子はそれぞれ第二のバッファラッチ７２Ａおよびビット量子化構造７４Ａに接続されている。これに関して、ビット量子化構造７４Ａはバッファ７３ＡＡの４ビット出力信号を単ビツト二進信号に変換し、一方、第二のバッファ７２Ａはビデオデータのもっとも有効な２個のビットの一時記憶を継続する。

ここで、図１２Ａを参照しながらビット量子化構造７４Ａをさらに詳細に説明する。ビット量子化構造７４Ａは、コンパレータ回路７５ＡＡおよび発信回路７６Ａを含む。この発信回路の出力信号は、各ビクセルクロック信号（ＰＸＣＬＫ）ごとに所定のランダム順序による方法で変化する。これに関して、発信回路７６Ａの出力信号は、量子化誤差を大幅に低減しながら量子化を行なう所定のランダム順序に基づき、ラッチバッファ７３ＡＡからの４ビットビデオデジタル信号を量子化して単ビツト二進信号に変えるように構成されている。

バッファ７３ＡＡの４ビット出力信号を単ビツト二進信号に変換するには、４ビット出力信号発信回路７６Ａとバッファ７３ＡＡの４ビット出力信号との間にコンパレータ回路７５ＡＡを接合する。コンパレータ回路７５ＡＡは、バッファ７３ＡＡの４ビットデジタル出力信号（信号Ｂ）の数値が発信回路７６Ａの４ビットデジタル出力信号（信号Ａ）の数値を超えるかどうかを決定し、信号Ｂの数値が信号Ａの数値を超えるごとに単ビツトデジタル出力信号（Ｒ１）を発信する。

コンパレータ回路７５ＡＡの出力信号（Ｒ１）はビクセルクロック信号（ＰＸＣＬＫ）と同期化され、量子化されたビデオデータ信号Ｒｓ”は、変換された信号のもっとも有効な２個のビット（Ｒ７およびＲ６）とともにビットマツプメモリ列３０Ａに記憶されることになる。

ここで、図１２Ａを参照しながら発信回路７６Ａをさらに詳細に説明する。発信回路７６Ａは、量子化の１６段階に対する所定の計数シーケンスを有している。

発信回路７６Ａの計数シーケンスは、相当量の量子化誤差を招くことな（、量子化された信号を多数のフレームのビクセルデータにわたって平均化することができる。これに関して、計数シーケンスは、計数シーケンスについてより詳細な説明を得るために参照することができる親特許０７／４７２．６６８に記載の発信回路のそれと実質的に同一のものであることができる。

正しい手順の変換を容易にするには、赤の色成分を示すアナログビデオデータをスケーリングし、ビットマツプメモリ列３０Ａに記憶する。ビクセルクロック発信回路２６ＡＡによって発信されたビクセルクロック信号がデータを列３０Ａの中に逐次に進める。例えば、第一のビクセルクロックで、アナログデータ信号はＡＤ変換器３４ＡＡによって変換されて一組のデジタル信号（図１２、ＲＯ〜Ｒ７）になる。第二のビクセルクロックにおいては、変換されたデータはバッファ７１Ａおよび７３ＡＡによって保持される。次のビクセルクロックで、データは、量子化構造７４Ａおよびバッファラッチ７２Ａによって同時にスケーリングされ、保持される。次のビクセルクロックで、保持された量子化データはビットマツプメモリ列３０Ａに転送され、その中に記憶される。

ビットマツプメモリ列３０Ａに記憶された赤色相データを能動マトリクスパネル１６Ａに転送することを加速するために、メモリ列３０Ａ中のデータは、３ビツトの偶数データおよび３ビツトの奇数データを有する１個の６ビツトバイトとして記憶、検索される。これに関して、ビットマップメモリ３０Ａ列は、８ビットデジタル赤色信号のもっとも有効な２個のビット（Ｒ７およびＲ６）と、８ビツトのデジタルデータのうち次にもっとも有効な４個のビットについての量子化された単ビツト値（Ｒ、ａ）とをそれぞれ記憶する一対のビットマツプメモリユニット３７Ａおよび３４ＡＡ　（図１３）を有するＶＲＡＭメモリ８５Ａを含む。

ビットマツプメモリ列３０Ａから検索されたデータはそれぞれＲ２Ｈ−Ｒ２ＨならびにＲ７φおよびＲ５φ（図１２および図１３）として指定される。

また、ビットマツプメモリ列３０Ａに記憶された赤色相データを能動マトリクスパネル１６Ａに転送することを加速するために、ビデオクロック発信回路２８Ａは、検索されたビデオデータを１６ビツトバイトに詰め込むことを支援する、非常に高速のメモリアクセスクロック信号（ＣＬＫＡ）と、１６ビツトバイトのビデオデータを能動マトリクスパネル１６Ａに転送する、より低速のビデオクロック信号（ＣＬＫＢ）とを発する。これに関して、メモリアクセスクロック信号ＣＬＫＡは、列３０Ａから赤色相成分データを読み出し、データをビデオ制御装置１８Ａに進め続けるために使用される。

赤色相成分データがメモリ列３０Ａから読み出されると、このデータは、表示される画像の赤色相成分のパターニングおよびちらつきを除去するために、スケーリング発信回路４２Ａ（図１２および図１４）に転送される。

ここで、図１３を参照しながらメモリ列３ＯＡをさらに詳細に説明する。メモリ列３０Ａは、量子化されたビデオデータを記憶するための一対のビットマツプメモリユニット３７Ａ　８よび３４ＡＡを有するＶＲＡＭメ（−リｌ１１５Ａを含む。ＶＲＡＭメモリ８５Ａは、２５６　ＫＸ４ＶＲＡＭＭｏｓメモリ、例えば部品番号ＴＭＳ４４Ｃ２５１−１０のもとでＴｅｘａｓＩｎｓｔｒｕｍｅｎｔ社によって製造され、ｒＭｏｓ　Ｍｅｍｏｒｙ　Ｄａｔａ　ＢｏｏｋＪと題するＴｅｘａｓ　Ｉｎｓｔｒｕｍｅｎｔ社の本（１９８９年）の第４部７９〜１１８頁にさらに詳細に記載されているものである。

ＶＲＡＭメモリ８５Ａは、５１２　ｘ５１２　ｘ４（７）機器構成（７）ＤＲＡＭを６個−組で含み、これらは、５１２ＸＩＸ４の機器構成を有する、対応する組のＳＡＭに接合されている。これに関して、ビットマツプメモリ列３０Ａは満杯のＶＲＡＭメモリを含むように示されているが、単一のＶＲＡＭメモリを制御装置１１Ａ中のすべてのビットマツプメモリ列に使用しうることを理解すべきである。

図１２および図１３にもっとも明確に示すように、メモリ列３０Ａは、バッファ・スケーリング発信回路３５Ａとスケーリング発信回路４２Ａとの間に接合され、バッファラッチ・スケーリング発信回路３５Ａによって発された量子化ビデオデータを記憶するために利用される。

メモリ列３０Ａは、２個のビクセル要素バイトに対するサブビクセルデータをアセンブルするために、バッファ・スケーリング発信回路３５Ａにより発されるビデオデータを一時的に記憶する一対のバッファラッチ８２Ａおよび８４Ａを含む。符号４ＯＡで示すメモリ制御装置は、データを転送して種々のビットマツプメモリ列、例えば列３０Ａに出し入れするための制御信号をすべて提供する。これに関して、メモリ制御表ｆｉ４０Ａは、ビデオデータを最初にラッチ８２Ａ、次にラッチ８４Ａへと交互にロードするために、水平同期信号（ＨＳＹＮＣ）およびビクセルクロック（ＰＸＣＬＫ）と同期化した一対の信号を発信する。

いったん二つの３ビツトバイトのデータがラッチ８２Ａおよび８４Ａにロードされると、メモリ制御装置４０Ａは、ラッチの中に保持されるデータをメモリ列３０ＡのＶＲＡＭメモリ８５Ａの選択した部分に記憶するために、書き込み制御信号を発信する。データを６ビツトバイトでロードすると、記憶されたデータをメモリ列からはるかに高速で検索することができることを理解すべきである。

図１２および図１４を参照しながらスケーリング発信回路４２Ａをさらに詳細に説明する。スケーリング発信回路４２Ａは、偶数ビットユニット４４Ａおよび奇数ビットユニット４８Ａを含む。両ユニット４４Ａおよび４８Ａは実質的に同一であるため、偶数ビットユニット４４Ａのみを以下さらに詳細に説明する。

図１４にもっとも明確に示すように、偶数ビットユニット４４Ａは、ビットマツプメモリ列３０Ａの三つの偶数ビット出力信号Ｒ７Ｅ、Ｒ２ＨおよびＲ２Ｈを一時的に記憶するための偶数ビットバッファラッチ４５Ａを含む。ラッチ４５Ａの出力端子は、スケーリング構造４７Ａに接続され、このスケーリング構造がメモリ列３０Ａからの３ビット出力信号を変換して、Ｒｏとじて示す単ビツト二進信号にする。この二進信号は、選択したビクセル要素に実質的なちらつきを招くことなく、サブビクセル要素の赤成分の所望の明暗段階を作り出すことを支援する。

スケーリング構造４７Ａは、単ビツト二進出力信号（Ｒ１）を発信するために、コンパレータ４７ＡＡｊ１５よび発信回路４８８ｋを含む、スケーリング構造４７Ａは、ラッチ４５Ａからの３ビツトａ力信号を発信回路４７ＢＡによって発される３ビット二進信号と比較することを除き、本明細書中、先に説明した量子化構造７４Ａに類似したものである。これに関して、発信回路は、発信回路７６Ａとは異なる計数シーケンスを有するが、その機能は実質的に同じであり、すなわち、３ビット信号を単ビツト二進信号に縮小する。３ビット信号発信回路は、前述の特許出願で十分に説明しているため、ここではこれ以上詳細には説明しない。

ここで、図１ＩＣおよび図１５を参照しながらビデオ制御装置１８Ａをさらに詳細に説明する。ビデオ制御装置１８Ａは、変換装置２０ＡＡ、２２Ａおよび２４Ａから受信される赤、緑、青の色相成分を正しいフォーマットに構成して能動マトリクスパネル１６Ａを駆動するデータフォーマット駆動回路５１Ａと、高速垂直同期信号および高速水平同期信号をそれぞれ発信する行カウンタ５３Ａおよび列カウンタ５５Ａとを含む。

図１５にもっとも明確に示すように、行カウンタ５３Ａはまた、メモリ制御装置４ＯＡにメモリアドレス信号を発信し、能動マトリクスパネル１６Ａに高速垂直同期信号を発信する。行カウンタ５３Ａは、列カウンタ５５Ａに接合され、列カウンタ５５Ａによって発信される高速水平同期信号と同期化される。これに関して、高速水平同期信号は、高速水平同期信号ごとに行カウンタ５３Ａを漸増させる。また、列カウンタ５５Ａは、データをビットマツプメモリ列、例えば列３０Ａから検索するために、データライン要求信号をメモリ制御装置４０Ａに発信する。

作動に際して、ビデオ制御装置ＬＥＡは、パーソナルコンピュータ１４Ａによって発される従来のビデオ出力信号と同期に作動する。これに関して、ビデオ制御装置１８Ａは、強調ユニット２０ＡＡ、２２Ａおよび２４Ａ中の量子化されたビデオデータに非常に高速でアクセスするため、表示システムを見ている人は、ビットマツプメモリ列にデータを記憶し、そこからデータを読み出す間に生じる変換データの間隙を視覚的に感知することができない。

ここで図１１Ｃ、図１２および図１２Ａを参照すると、コンピュータビデオ出力１４ＡからのＲＧＢビデオデータは逐次、強調ユニット２０ＡＡ、　２２Ａおよび２４Ａに進み、８ビットデジタル信号に変換され、各原色ごとに３ビツトのデータに量子化される。そして、各原色ごとの３ビツトのデータは、ビデオクロック発信回路２８Ａによって発信された高速メモリアクセスクロック信号（ＣＬＫＡ）と同期に、強調ユニット２０ＡＡ中の各ビットマツプメモリ列、例えば列３０Ａに記憶される。

量子化されたデータがいったん各ビットマツプメモリ列に記憶されると、ビデオ制御装置１８Ａは、列カウンタ５５Ａを介して新規ラインデータ要求信号を発信し、また、行カウンタ５３Ａを介してメモリアドレスを発信する。これらの信号は、メモリ列、例えば列３０Ａに送られ、メモリ列は、選択されたビットマツプメモリ位置に記憶されたデータをスケーリング発信回路４２Ａ（図１２および図１４）に転送することによって応答する。その後、各メモリアクセスクロック信号（ＣＬＫＡ）ごとに、アクセスされたデータは、選択されたビクセルアドレスについて一対の単一オン／オフ色相成分信号（Ｒ，およびＲ，）が発信されるまで、発信回路４２Ａ（図１４）の中に進む。

以下さらに詳細に説明するように、一対のオン／オフ色相成分信号Ｒ１およびＲｏは、それぞれ対応する信号Ｇ、、Ｂ、およびＧ、、Ｂ、とアセンブルされて、能動マトリクスパネル１６Ａのビクセル列中の二つの別々のビクセル要素について二つの別々のサブビクセル群（Ｒ，、Ｇ、、Ｂ、およびＲ，、Ｇ、、Ｂ、）を形成する。

そして、各強調ユニットからの赤、緑、青の別々の色相成分信号は、データフォーマット駆動回路５１Ａ（図１５Ａ）に保持され、この駆動回路が、以下さらに詳細に説明するように、その色相データを能動マトリクスパネル１６Ａへの転送に備えてフォーマットする。駆動回路５１Ａに転送されたデータは、ビデオクロック信号（ＣＬＫＢ）と同期化した高速水平同期信号において能動マトリクスパネル１６Ａに進む。

ここで、図１５Ａ　、１５Ｂおよび１５Ｇを参照しながらデータフォーマット駆動回路５１Ａをさらに詳細に説明する。データフォーマット駆動回路５１Ａは、ユニット２０ＡＡ、　２２Ａおよび２４Ａからのサブビクセルデータを記憶するための一対の１０ビツト３単位式のシフトレジスタ５３Ａおよび５４Ａと、レジスタ５３Ａ　Ｓよび５４Ａでアセンブルされたデータを能動マトリクスパネル１６Ａに転送するための一対の８ビツトセレクタレジスタとを含む。

図１５Ａにもっとも明確に示すように、レジスタ５３Ａはユニット２０ＡＡ、２２Ａおよび２４Ａから偶数ビットデータ（Ｒ，、Ｇ、、Ｂ、）を記憶し、レジスタ５４Ａは、ユニット２０ＡＡ、２２Ａおよび２４Ａから奇数ヒットデータ（Ｒ，、Ｇ、、Ｂ、）を記憶する。サブビクセルデータは、ＣＬＫＡ信号ごとに強調ユニット２０ＡＡ、２２Ａおよび２４Ａからシフトレジスタ５３Ａおよび５４Ａにロードされ、ＣＬＫＡ信号ごとに３ビット分だけシフトされる。

シフトレジスタ５３Ａおよび５４Ａからのデータは、ＣＬＫＢごとに、レジスタ５５Ａおよび５６Ａの中に並列にロードされる。これに関して％ＣＬＫＡとＣＬＫＢとを同期化して、シフトレジスタがサブビクセルデータで満杯にまでロードされた後ではじめてデータがセレクタレジスタ５５Ａおよび５６Ａに転送されるようにする。

図１５Ｂにもっとも明確に示すように、データフォーマット駆動回路５１Ａはまた、１０ビツト３単位式シフトレジスタ５３Ａおよび５４Ａがらのビデオデータをそれぞれ８ビツトセレクタレジスタ５５Ａおよび５６Ａの中に保持または転送することを制御するための制御論理回路５７Ａを含む。これに関して、制御論理回路５７Ａは、三種の制御信号５ＥＬＡ、５ＥＬＢおよび５ＥＬＣを発信するため従来の２ビツトカウンタ・デコーダ構造である。

２ビツトカウンタはＣＬＫＢ信号ごとに状態を変える。これに関して、三種の制御信号５ＥＬＡ、５ＥＬＢおよび５ＥＬＣの一つだけが一定の期間中に論理高位または「１」となる。

先に記したように、制御信号５ＥＬＡ、５ＥＬＢおよび５ＥＬＣは、１０ビツト３単位式シフトレジスタ中に記憶されたビデオデータビットの選択された群を８ビツトセレクタレジスタの中に保持することができる。

図１５Ｇは、データフォーマット駆動回路５１Ａを示すための図１５Ａと図１５Ｂとの構成を表わす。表工は、制御信号と、どのビットがセレクタレジスタ中に保持されるかとの関係を示す。

図１５Ａにもっとも明確に示すように、スケーリング発信回路、例えばスケーリング発信回路４２Ａからのビデオデータは、１０ビツト３単位式シフトレジスタ５３Ａおよび５４Ａに転送される。シフトレジスタ５３Ａおよび５４Ａのビット１〜３は、ＣＬＫＡ信号ごとにロードされ、その後はメモリアクセスクロック信号（ＣＬＫＡ）ごとに３ビット分だけ左にシフトされ、最終的に８ビツトシフトレジスタ５５Ａおよび５６Ａに転送されてその中に保持される。

ここで、図１６Ａを参照しながらビデオクロック発信回路２８Ａをさらに詳細に説明する。ビデオクロック発信回路２８Ａは、基準クロック信号（ＲＣＬＫ）を発信する水晶発振器６０Ａを含む。この基準クロック信号もしくはＲＣＬＫは、高速メモリアクセスクロック信号（ＣＬＫＡ）およびより低速のビデオクロック信号（ＣＬＫＢ）を発信する一対の従来型クロック発信回路６２Ａおよび６４Ａに送られる。クロック発信回路６２Ａおよび６４Ａは従来のものであり、これらについては以下さらに詳細には説明しない。

図１６Ａにもっとも明確に示すように、ビデオデータクロックＣＬＫＢは、ＲＣＬＫ信号三つごとにクロック信号を発し、メモリ列、例えば列３０Ａから検索されたビデオデータを、能動マトリクスパネル１６Ａへの転送に備えて、２個の８ビツトバイトに詰め込むことができるようにする。検索されたメモリ列データを８ビツトバイトに詰め込む方法は、以下さらに詳細に記載する。

メモリアクセスクロック信号（ＣＬＫＡ）を参照すると、この信号は、ＲＣＬＫ信号九つごとに抑止されるということを除き、基準クロック信号（ＲＣＬＫ）に相当するものであると理解すべきである。上記のようにクロック信号を抑止することにより、メモリアクセスクロック信号（ＣＬＫＡ）とビデオデータクロック信号（ＣＬＫＢ）とは図１６Ａにもっとも明確に示すように同期した状態に留まることができる。

ここで、図ＵＣ、図１２および図１３を参照しながらメモリ制御装置４０Ａをさらに詳細に説明する。メモリ制御装置４０Ａは、現場プログラム可能なゲート列（ＦＰＧＡ）から機器構成され、先に参照したＴｅｘａｓ　Ｉｎ５ｔｒｕｌＩｌｅｎｔ社のｒＭＯ３Ｍｅｍｏｒｙ　Ｄａｔａ　ＢｏｏｋＪに記載のデータに基づいて、必要な制御およびアドレス信号を提供する。これに関して、当業者であればＦＰＧＡをプログラムして必要な制御およびアドレス信号を容易に得ることができるため、メモリ制御装置４ＯＡはこれ以上に詳細には説明しない。

次に図１７〜図２１を参照すると、本発明に従って構築され、無数の異なる色の明暗を表わすことができる直視ビデオ表示システムとして使用される、もう一つの高速表示システム１０９Ａが示されている。

したがって、このシステム１０９Ａは高速ビデオカラー表示システムである。

図２１に示すように、システム１０９Ａは、ビデオ駆動モジュール１１４Ａ、直視モニタ、例えば薄膜トランジスタアクティブマトリクス液晶表示パネル１１６Ａおよびキーボード１１７Ａを有するコンピュータ１１２Ａを利用する構成に用いられる。

システム１０９Ａは、パネル１１６Ａに約２１１１４１６″″”（＝２”）種の異なる色の明暗を表示させることができる高速色彩強調制御装置１１０Ａを備えたコンピュータ構成において直視能動マトリクスパネル１１６Ａを用いるということを除き、システムＩＯＡに類似したものである。

インターフェース制御装置１１０Ａは、従来のパーソナルコンピュータ、例えばコンピュータ１１２Ａのビデオ駆動モジュール１１４Ａによって発された、より低速の従来のビデオ駆動信号を加速して、高速表示装置１１６Ａによって使用される高速ビデオ駆動信号にするため、また、アナログ信号を量子化して一組のデジタル信号にして、無数の異なる色の明暗および色相を作り出すことを容易にするために使用される。より具体的には、インターフェース制御装置１１０Ａは、能動マトリクスパネル１１６Ａに２４８種までの異なる同時色を表示させる。

これに関して、ビデオ駆動モジュール１１４Ａは、水平同期信号および垂直同期信号を含む従来のＲＧＢビデオ信号をインターフェイス制御装置１］、ＯＡに送り、一方、制御装置１１０Ａは、高速表示装置１１６Ａをコンピュータ］、１２Ａとインターフェースさせるために必要な制御機能を提供する。

図２１にもっとも明確に示すように、ケーブル１２１Ａおよび図示しない手段がインターフェース制御装置１１０Ａを、ビデオ駆動モジュール１１４Ａと高速表示装置１１６Ａとにそれぞれ接続する。ユニットｌｌ０Ａは、コンピュータ処理ユニット１１５Ａからモジニール１１４Ａを介して情報を受け、ケーブル１２１Ａを介して高速表示装置上に記憶、表示する。

キーボード１１７Ａはケーブル１２３Ａによって処理ユニット１１５Ａに相互接続されている。

ここで図１７を参照すると、同じく本発明に従って構築された高速色彩強調インターフェース制御装置１１０Ａが示されている。この制御装置】１０Ａは、視覚的に表示するためのカラー画像を示すビデオ出力信号を発信するビデオ駆動モジュール１１４Ａを有する従来のパーソナルコンピュータとともに使用される。

制御装置１１０Ａは、各原色に対する１６ビツトのビデオＲＧＢデータを量子化して４ビツトの色相データにするために利用される一組の色彩強調ユニット１２０Ａ、１２２Ａおよび１２４Ａを含むことを除き、制御装置１１Ａと実質的に同一である。制御装置１１０Ａは、ビクセルクロック発信回路１２６Ａ、メモリ制御装置１４０Ａ、ビデオ制御装置１１８Ａおよび、ビデオ駆動モジュール１１４Ａを、実質的にパネル１６Ａと同じである能動マトリクスパネル１１６Ａにインターフェースさせるための関連のビデオクロック発信回路１２８Ａを含む。ビデオ制御装置１１８Ａ、メモリ制御装置１４０Ａ、ビクセルクロック発信回路１２６Ａおよびビデオクロック発信回路１２８Ａは、制御装置１８Ａおよび４０Ａならびにクロック発信回路２６ＡＡおよび２８Ａと実質的に同じものであるため、以下さらに詳細には説明しない。

ここで、図１７および図１８を参照しながら高速カラー表示制御装置１１０Ａをさらに詳細に説明する。３個の強調ユニット１２０Ａ、１２２Ａおよび１２４Ａは、コンピュータ１１４Ａによって発されたアナログＲＧＢ信号の量子化に伴って生じる多重画像現象または斑点を除去あるいは少な（とも大幅に低減するために、ビデオ駆動モジュール１１４Ａとビデオ制御装置１１８Ａとの間に電気的に接合されている。強調ユニット１２０Ａ、　１２２Ａおよび１２４Ａは実質的に同一であるため、ユニット１２０Ａのみを以下さらに詳細には説明する。

ここで、図１８を参照しながら強調ユニット１２０Ａをさらに詳細に説明する。

ユニット１２０Ａは、ＲＧＢビデオ信号の赤色成分を示すアナログビデオデータを量子化して４ビツトのデータに変えて、多重画像現象または斑点を大幅に低減あるいは除去する、スケーリング発信回路１３２Ａを含む。加速に備えて量子化データを記憶するために、ユニット１２０Ａはまた、２個のビットマツプユニット（図示せず）を有するビットマツプメモリ列１３０Ａを含む。ビットマツプメモリ列１３０Ａは、６ビツトのデータではな（８ビツトのデータを記憶するということを除き、ビットマツプメモリ列３０Ａと実質的に同一である。

赤色相成分データを単ビツト二進信号に縮小するために、強調ユニット１２０Ａはスケーリング発信回路１４２Ａをも含む。これに関して、ビットマツプメモリ列１３０Ａは、スケーリング構造１３２Ａとスケーリング発信回路１４２Ａとの間に電気接合されている。

作動中、スケーリング構造１３２Ａは、ＲＧＢビデオ信号の赤色成分を示すアナログビデオデータを変換して１６ビツトの離散デジタルデータに変える。そして、このデジタルデータは４ビツトのデータに量子化される。４ビツトの量子化データは逐次ビットマツプメモリ列１３０Ａに記憶され、その後でここから量子化データが表示のためにビデオ制御装置１１８Ａによって検索される。ビデオ制御装置１１８Ａの作動は制御装置１８Ａのそれと実質的に同一であるため、以下さらに詳細には説明しない。

ここで、図１８および図１９を参照しながらスケーリング構造１３２Ａをさらに詳細に説明する。このスケーリング構造１３２Ａは、デジタル画像の近似に伴って生じるおそれのある多重画像現象または斑点を除去あるいは少なくとも大幅に低減するために、アナログビデオデータを１６ビツトのデジタルデータに変換するＡＤ変換器１３３Ａと、その１６ビツトのデジタルデータを４ビツトのデジタルビデオデータに量子化するバッファ・スケーリング発信回路１３５Ａとを含む。ＡＤ変換器１３３Ａは従来の回路構成を有するものである。

ここで、図１７を参照しながらバッファ・スケーリング発信回路１３５Ａをさらに詳細に説明する。バッファ・スケーリング発信回路１３５Ａは、４個の量子化ユニット１４６Ａ、１４７Ａ、１４８Ａおよび１４９Ａを含む。各量子化ユニットは実質的に同一であるため、量子化ユニット１４６Ａのみを以下さらに詳細に説明する。

スケーリング発信回路１３５Ａの信号をビットマツプメモリ列１３０Ａと同期化させるためには、ビクセルクロック発信回路１２６Ａを利用して、赤色成分を示すアナログビデオデータを各色彩強調ユニット１２０Ａ、１２２Ａおよび１２４Ａの連続する段階に通過させる。これに関して、各強調ユニットは四つの連続段階、すなわち、アナログビデオデータをデジタルデータに変換する第一段階、１６ビツトのデジタルデータを４ビツトのビデオデータに量子化する第二段階、量子化されたビデオデータを記憶して、そのデータを後ではるかに高速で繰り返し検索することができるようにする第三段階、そして、４ビツトのビデオデータをスケーリングして、表示される画像の赤色相成分を示す単一のデジタル信号に変える第四段階からなる。

ここで、図１７を参照しながら量子化スケーリングユニット１４６Ａをさらに詳細に説明する。量子化ユニット１４６Ａは、ＡＤ変換器１３３Ａがら送られたデジタルデータ（Ｒ１５〜Ｒ１２）のもっとも有効な４個のビットを一時的に記憶するバッファまたはラッチ１５１Ａを含む。ラッチ１５１Ａの８力端子は、以下さらに詳細に説明するように、ラッチ１５１Ａの４ビット出力信号を変換して、実質的な量子化誤差を招くことなく所望の量子化をもたらす単ビツト二進信号に変えるデユーティサイクル発信回路１５３Ａに電気接続されている。

図１７にもっとも明確に示すように、デユーティサイクル発信回路１５３Ａは、コンパレータ回路１５６Ａおよび発信回路１５８Ａを含む。発信回路の出力信号は、各ビクセルクロック信号ごとに、所定のランダム順序において変化する。これに関して、発信回路１５８Ａの８力信号は、デジタル画の近似に伴う量子化誤差を最小にする所定のランダム順序においてバッファ１５１Ａの４ビット出力信号を変換するように構成されている。

バッファ１５１Ａの４ビット出力信号を単ビツト二進信号に変換するために、コンパレータ回路１５６Ａは、４ビット出力信号発信回路１５８Ａとラッチ１５１Ａの４ビット出力信号との間に接合されている。コンパレータ回路１５６Ａは、バッファ１５１Ａの４ビツトデジタル出力が発信回路１５８Ａの４ビットデジタル出力信号の数値を超えるかどうかを決定し、ラッチ１５１Ａの出力の数値が発信回路１５８Ａの圧力の数値を超えるごとに単ビツトデジタル出力信号を発信する。コンパレータ１５６Ａの二進出力信号は、他の各量子化構造１４７Ａ、　１４８Ａおよび１４９Ａの出力と同期化され、四種の出力データ信号がすべて同時にビットマツプメモリ列１３０Ａに記憶されることになる。

発信回路１５３Ａは、本願に記載のスケーリング構造７４Ａおよび親出願０７／４７２．６６８号に記載の発信回路と実質的に同じものであるため、以下さらに詳細には説明しない。

本発明の好ましい実施態様においては、量子化ユニット１４６Ａが４ビットデジタル信号を単ビツト二進信号に変換するが、変換されたデジタル信号が４未満または４を超えるビットを含み、異なる量子化構造を表わしてもよいことが当業者に理解されるであろう。

ここで、図１８１３よび図１９を参照しながらスケーリング発信回路１４２Ａをさらに詳細に説明する。スケーリング発信回路１４２Ａは、表示画像中に繰り返し生じる「うなり」に伴うバクニニングを除去あるいは大幅に低減する一対のスケーリングユニット１６２Ａ＄よび托４Ａを含む。スケーリングユニット１６１ＡおよびＩ　６２Ａは、一対のバッファ１６３Ａおよび１６４Ａならびに一対のスケーリング構造１６５Ａおよび１６７Ａを含む。

スケーリング発信回路１４２Ａは、ビクセルクロック信号（ＰＸＣＬＫ）ではなくメモリビデオクロック信号（ＣＬＫＡ）によって進められるので相当に高速で作動することを除き、バッファ・スケーリング発信回路１３５Ａと実質的に同一である。発信回路１４２Ａは他の点ではバッファ・スケーリング発信回路１３５Ａと実質的に同一であるため、以下さらに詳細には説明しない。

本発明の好ましい実施態様においては高速表示装置を薄膜トランジスタ能動マトリクスパネルとして記載してきたが、他のタイプの高速カラー表示装置、例えば高速カラーテレビモニタユニットをこの色彩強調インターフェース制御装置によって駆動してもよいことが当業者に理解されるであろう。

ここで図面、特に図２１Ａを参照すると、本発明にしたがって作られ、しかも非常に大きい金色スクリーン画像を表示することのできるビデオ表示システムとして使用するよう適合されているテレビジョン信号投写システムＩＯＢが例示されている。したがってシステムＩＯＢは表示投写システムであり、オーバーヘッド投写装置内で利用される。

図２１Ａに示されているように、システムＩＯＢは、従来のビデオカセット（図示せず）を伴うビデオカセットレコーダ２０Ｂといったテレビジョン信号生成ソース及びオーバーヘッド投写システム８０Ｂを利用する配置の中で使用するよう適合されている。ビデオカセットレコーダ２０Ｂは、同報通信テレビジョン信号ソースからの画像を表示するために生成されるような従来の国営テレビジョン標準委員会（ＮＴＳＣ）信号（ＬＩＳＡ）又はＰＡＬ信号（ヨーロッパ）を供給する。

システムＩＯＢは一般に、ビデオ信号から生成されたカラー画像を表示するため薄膜トランジスタ能動マトリクス液晶表示パネル１６Ｂといった表示装置による表示のための何千もの異なるカラーシェーディング及び色相が可能なビデオ信号の形に、ビデオカセットレコーダ２０Ｂからの従来のテレビジョンビデオ出力信号を翻訳するための表示ドライブユニットＩＩＢを含んでいる。ドライブユニットＩＩＢは同様に、本書に言及されている同時係属米国特許第０７１５８６．５０６号の中により完全に開示されているように、ビデオドライブモジュール２６Ｂをもつパーソナルコンピュータ２１Ｂによって生成される従来のコンピュータビデオ出力信号を翻訳することもできる。この点において、ドライブユニット１１Ｂは、インタフェイスユニット１３８Ｂによってビデオカセットレコーダ２０Ｂ又はビデオドライブモジュール２６Ｂのいずれかに結合されたカラー強調インターフェイス制御装置１２Ｂを含む。インタフェイス制御装置１２Ｂは、表示装置１６Ｂ上に画像を表示するようテレビジョン信号を書式化するための書式タイミングジュネレータ４５Ｂを含んでいる。インターフェイスユニット１３ＢＢは、それぞれ一対のケーブル１３ＡＢ及び１３８ＢＢによってレコーダ２０Ｂ及びモジュール２６Ｂに接続されている。

ここで図３２を参照すると、ライン２４０Ｂ、２４２Ｂ、２４４Ｂ及び２４６Ｂといった行又はライン及び列又は画素２４１Ｂ、２４３Ｂ、２４５Ｂ及び２４７Ｂの形で配置された１詳の複合画素３００Ｂ−３０５Ｂを例示する能動マトリクスパネル１６Ｂが示されている。各々の複合画素３００Ｂ−３０５Ｂは実質的に同じであることから、以下では複合画素３００Ｂについてのみ詳述する。

ここで、図３２を参照しながら、より詳細に複合画素３００Ｂを見ていくと、複合画素３００Ｂは、点線で０．１．２及び３として識別された１群の画素要素２２０Ｂ、２２５Ｂ、２３０Ｂ及び２３１Ｂに分割された２×２の画素要素マトリクスで構成されている。４つの画素要素マトリクスは、それぞれ２本のライン又は行２４０Ｂ及び２４２Ｂと、それぞれの画素グループの２つの列２４１Ｂ及び２４３Ｂから成る。画素要素の行及び列は、例えば、群３００Ｂといった１つの画素群を構成する。以下で詳述するように、カラー強調インタフェイス制御装置１２Ｂは、詳３００Ｂといったような複合画素群の各々の中の能動マトリクス画素要素のうちの選択されたものに対し複合画素グループを形成するべく強度レベルを割当てさせる。この点において、図３２を見れば最も良（わかるように、画素要素２２０Ｂのための入力データは画素要素２３０Ｂについて同じであり、したがって、ライン２４０Ｂ、列２４１Ｂにある画素要素ならびにライン２４０Ｂ、列２４３Ｂにある画素要素に対する１つの強度レベルを規定するのに用いられる。同様にして、ライン２４２Ｂ、列２４３Ｂにある画素要素２３１Ｂのための強度レベルを規定するためにライン２４２Ｂ列２２０Ｂにある画素要素２２５Ｂのための入力データが用いられる。画素要素２２０Ｂといった各々の画素要素は、各々の原色光、緑及び青につぃて１つずつの３つの副画素要素（図示せず）を含む。したがってこのような配置においては、群３００Ｂといった各々の群の中で、画素２２０Ｂ、２２５Ｂ、２３０Ｂ及び２３１Ｂとイッた個々ノ画素要素が選択的に付勢されて原色糸、緑及び青の各々について最高８つのカラーシェードを形成することになるということを理解すべきである。したがって複合群３００Ｂ内の画素要素といった画素要素のうちのいくつかを選択的に組合わせることにより、２４，０００以上の異なる色の組合せを、複合画素３００Ｂ内で作り上げることができる。

本発明の好ましい実施態様においてはビデオカセットレコーダ２０Ｂにインタフェイスされた状態でドライブユニット１１Ｂが示されているものの、当業者であれば、ビデオディスクユニット２２Ｂ、ビデオカメラ２４Ｂ、テレビジョンチューナー４１Ｂ又はアンテナ４３ＡＢを有するテレビジョン受像器４３Ｂといった類似のテレビジョン信号生成ソースも同様に図２３に示されているように利用可能であることが理解できることだろう。

インクフェイスユニット１３ＢＢは、画像が中で表示される標準テレビジョン走査ラスクを生成するため水平及び垂直同期化又は走査信号ＨＳＹＮＣ及びＶＳＹＮＣと共に表示画像の赤、緑及び青色成分を表わすアナログ信号へと、ＮＴＳＣ信号を変換する。カラー強調インタフェイス制御装置１２Ｂは、表示装置１６Ｂにインクフェイスユニット１３８Ｂを結合するべく必要な制御機能を提供するだけでなく、非常に多数の色を能動マトリクスパネル１６Ｂによって表示できるように従来のＲＧＢアナログ信号の量子化も行なう。図２１Ａを見れば量も良くわかるように、々ラー強調インタフェイス制御装置１２Ｂは、ケーブル２５Ｂによって能動マトリクスパネルに結合される。

ビデオカセットレコーダ２０Ｂは、予め録画されたビデオテレビジョン画像情報を伴うビデオカセットを再生するとき、標準ＮＴＳＣ信号を生成することのできる５ＯＮＹ　Ｃｏｒｐｏｒａｔｉｏｎ又はＲＣＡ　Ｉｎｃ、によって製造されているもののような従来のあらゆるビデオカセットレコーダであってよい。ビデオカセットレコーダ２０Ｂは、ドライブユニット１１Ｂにライン同報通信信号を結合するためにＣＡＴＶケーブル４１ＡＢ又は標準テレビジョンアンテナに接続されつる。表示装置１６Ｂは、ビデオカセットレコーダ２０Ｂ及びオーバーへッドブロジェクタシステム８０Ｂと連動して、ユーザーが大型投写画像書式で予め録画されたビデオテレビジョン画像情報を見ることができるようにする。

ここで図２１Ａ及び２２を参照しながら、さらに詳細にオーバーヘッド投写装置８０Ｂを見てみると、この投写装置８０Ｂは一般に、画像投写を目的として能動マトリクスパネル１６Ｂを支持するよう適合された平坦な透明投写表面８２Ｂを含んでいる。オーバーヘッド投写装置８０Ｂは、パネル１６Ｂを通して光を透過させるための全体として８３Ｂ（図２２）という番号で示された反射器及び照明バルブを含んでいる。

バルブ及び反射器８３Ｂが生成した光をパネル内へ規準するため、能動マトリクスパネル１６Ｂの下側にはフレネルコリメータレンズ８５Ｂが配置されている。

パネル１６Ｂから出てきた光をオーバーヘッド投写光学レンズアセンブリ８８Ｂ内に収束させるため、パネル１６Ｂの上側には、好ましくはフレネルレンズである集束レンズ８７Ｂが配置されている。この点において、光学アセンブリ８８Ｂは、視聴者表示を目的として、パネル１６Ｂを通過する光が投写スクリーン又はその他の適切なビューイング表面（図示せず）上に集束されつるようにする。

本発明の好ましい態様においては、フレネルレンズ８５Ｂ及び８７Ｂはパネル１．６Ｂの上に配置されているものの、当業者であれば、パネル１６Ｂから間隔とりされた形で支持するようレンズ８５Ｂ及び８７Ｂをケース（図示せず）の中に配置することが可能であることも理解できるだろう。この点において、テレビジョン信号投写システムＩＯＢ及びその使用方法は、ビューイングを目的として容易にセットアツプできる比較的安価な市販の機器を用いて、比較的容易で、かつ、便利なやり方で適当なあらゆるビューイング表面上に金色表示画像を投写することができるようにする。

能動マトリクス薄膜トランジスタ液晶パネル１６Ｂは、ビデオカセットカートリッジ（図示せず）上に記憶された予め録画されたテレビジョンビデオ画像を形成するため、原色配置（赤、緑、青）をもつ６４０Ｘ４８０の画素アレイの形で選択した数の画素要素を生成するための画素マトリクスアレイを含んでいる。当業者であれば、同報通信され、テレビジョン受像器によって受理されたテレビジョン信号からテレビジョンビデオ画像を生成することもできるし、あるいはまた、図２３に示されているように、インタフェイスユニット１３ＢＢに直接結合されたテレビカメラによって、これを生成することも可能であることが理解できるだろう。能動マトリクスパネル１．６　Ｂについては、同時係属の米国特許出願筒０７１５８６，５０６号の中でさらに完全に記述されている。

表１図２１Ａ及び２３を見れば最も良くわかるように、システム１０Ｂは、ＮＴＳＣ及びＶＧＡ　ＧＲＡＰＨＩＣ信号といったビデオ画像を生成するため従来のあらゆるテレビジョン信号ソースと共に使用するよう適合されている。表面は、従来のビデオ信号ソースのうちの２つについてＨ３ＹＮＣ速度を規定している。以下で詳述するように、システムＩＯＢはこのような信号を６４０Ｘ４８０画素アレイをもつ能動マトリクスパネル１６Ｂを駆動することのできる予め、書式化された信号へと変換するものの、ＮＴＳＣビデオ信号を表示するとき表示されるのは３２０ｘ４８０の画素画像だけである。

図２８は、当該システムＩＯＢの標準的な表示方法を例示している。この点において、例示を目的として５２５ラインの標準的なＮＴＳＣ表示書式は、全体として８０１Ｂという番号で示されている６４０Ｘ４８０の画素アレイで示されている。ＮＴＳＣ信号は、全体として８０２Ｂという番号で示されている表示部域を占め、３０Ｈｚで５２５ラインのビデオ情報を提供すべく組合わさる各々２６２．５ラインの２つのインクレースされた６０Ｈｚのフィールドから成る、パネル１６Ｂの垂直解像度は、ＮＴＳＣ信号によって提供される垂直解像度よりも低いことから、当該システムＩＯＢは実際にＮＴＳＣ表示構成をパネル１６Ｂのための４８０ラインの垂直解像度に合わせる。制御装置１２Ｂは、各ビデオ情報フレーム内で最初の２２本の水平ラインと最後の２３本の水平ラインを無視して、結果として４８０本の有効なライン（５２５ラインー２２ラインー２３ライン＝４８０ライン）を得ることによってＮＴＳＣ信号を書式化する。これは、標準的に有意なビデオ情報をほとんど又は全（含んでいない表示された画像の上端及び下端部分のｒオーバースキャン」　（不可視）ラインでこれらの無視されたラインが構成されていることから、有効な実践方法である。

ＮＴＳＣピクチャの幅も同様に、パネル１６Ｂによって使用されるように６４０画素の幅に一致、つまり書式化させられている。この点で、制御装置１２Ｂは、以下により詳細に説明するように、ビデオ信号のサンプリング速度を調整する。

ここで図２３を参照しながらインクフェイスユニット１３ＢＢをより詳細に見てみると、インタフェイスユニット１３８Ｂは一般に、ビデオカセットレコーダ２０ＢからのＮＴＳＣテレビジョン信号を制御装置１２Ｂの駆動に適したアナログＲＧＢ信号に変換するための信号変換装置３２ＢＢを含んでいる。ＮＴＳＣテレビジョン信号は、導線２０ＡＢにより信号変換装置３２ＢＢの入力端に結合されている。図２３を見れば最も良くわかるように、インクフェイスユニット１３ＢＢの入力端は同様に、すでに制御装置１２Ｂの駆動に適したアナログＲＧＢ書式になっている出力信号をもつビデオドライブモジュール２６Ｂにも結合されている。この点において、パーソナルコンピュータ２１Ｂ内のビデオドライブモジュール２６Ｂは、−組の導線２６ＡＢ−ＥＢをそれぞれ有するケーブル１３ＢＢＢ上のインタフェイスユニット１３ＢＢに結合された赤、緑、青、水平同期（ＨＳＹＮＣ）及び垂直同期（ＶＳＹＮＣ）　の５つの信号を有する。

ユーザーがビデオカセットレコーダ２０Ｂからの入力信号と、ビデオドライブモジュール２６Ｂからの入力信号の間で選択できるようにするため、インタフェイスユニット１３ＢＢには同様に、アナログ多重ユニット３４ＢＢ及びマイクロプロセッサ３６ＢＢが含まれている。アナログ多重ユニット３４ＢＢは、信号変換装置３２ＢＢからの出力信号又はビデオドライブモジュール２６Ｂからの出力信号のいずれかをカラー強調インタフェイス制御装置１２Ｂに結合させることができるようにする従来のマルチプレクサである。マイクロプロセッサ３６ＢＢは、ビデオソース規準（ＶＧＡグラフィックス、ＮＴＳＣ，ＰＡＬなと）のうちのいずれをカラー強化インタフェイス制御装置１２Ｂに結合すべきかを決定する。この点において、マイクロプロセッサ３６ＢＢは、ソース標準信号の１つのみが制御装置１２Ｂに結合されつるようにする。アナログ多重ユニット３４８Ｂからそれぞれの１組の導線３４ＡＢ−ＥＢまで信号が結合される。制御装置１２Ｂに供給すべきビデオ規準のタイプをひとたび決定すると、マイクロプロセッサ３６は、能動マトリクスユニット１６Ｂを駆動するためのライン及び画素の場所の適切な書式及びサンプル速度を設定するため、指令／データライン３６ＡＢ　（図２５）上で適切な書式データ及び指令を生成する。マイクロプロセッサ３６ＢＢは同様に、信号変換装置３２８Ｂからの入力信号又はビデオドライブモジュール２６Ｂからの入力信号のいずれかを受理し、制御装置１２Ｂへ渡すべく多重ユニット３４ＢＢを切替える制御信号（ＭＵＩ　Ｃ０ＮＴＲ０Ｌ）も生成する。制御信号ＭＵＸ　Ｃ０ＮＴＲ０Ｌは、導線３６ＢＢＢ上で多重ユニット３４ＢＢに結合される。

インタフェイスユニット１３ＢＢは同様に、遠隔赤外線送信器ユニット（図示せず）からの赤外線信号を受理するための受容器３９Ｂをもつ赤外線受信器３８Ｂも含んでいる。この点において、ユーザーは、多重ユニット３４８Ｂを切替えることにより、異なるタイプのビデオソース信号をマイクロプロセッサ３６ＢＢに探索させる信号を生成するための赤外線送信器ユニットを起動することができる。赤外線受信器３８Ｂは、導線３８ＡＢ上で８カがマイクロプロセッサ３６ＢＢに結合されている従来の赤外線受信器ユニットである。

ビデオソース信号に付随する低レベル音声信号を増幅する目的で、インクフェイスユニット１３ＢＢは、スピーカ３３ＡＢといった従来のスピーカに接続すべく適合された８カジヤツクを有する音声増幅器３３Ｂも含んでいる。この音声増幅器は、Ｓｉｇｎｅｔｉｃｓが製造販売し、Ｓｉｇｎｅｔｉｃ　ｒ線形データマニュアル」第１巻（１９８９年）ｐ７〜２０７内に記述されているＴＤＡＩＯ１３Ｂ型といった従来通りのものである。

ここで２３図を参照して信号変換装置３２８Ｂをさらに詳細に見てみると、この変換装置３２ＢＢは、例えばＭｏｔｏｒｏｌａが製造し、Ｍｏｔｏｒｏｌａの線形インタフェイス装置データブックｐ９−１８３〜ｐ９−１９０内及びＭｏｔｏｒｏｌａのアプリケーションノートＡＮ１０１９Ｄ内に記述されているＴＤＡ３３３０ユニットといった当事者にとって周知のタイプのものである。ＰＡＬ信号又はＳＥＣＡＭ信号をＲＧＢ信号に変換するための他のタイプの変換装置もよ（知られている。例えば、組合せ型のＰＡＬ−ＳＥＣＡＭ−ＮＴＳＣからＲＧＢへの変換装置が、ＳＧＳ　ＴＨＯＭＳＯＮビデオＩＣのデータブックｐｉ、２１１〜１．２２７に記されているように、部品番号ＴＥＡ５６４０ＣとしてＳＧＳ　ＴＨＯＭＳＯＮ（１０００Ｅａｓｔ　Ｂｅ１ｌ　Ｒｏａｄ。

Ｐｈｏｅｎｉｘ、　Ａｒ１ｚｏｎａ）から入手可能である。信号変換装置３２８Ｂは周知のものであるため、ここでは詳細に記述しない。信号変換装置３２ＢＢの出力信号は、赤、緑、青、水平同期（ＨＳＹＮＣ）及び垂直同期（ＶＳＹＮＣ）のそれぞれの信号を運ぶ一組の導線３２ＡＢ−ＥＢ上でアナログ多重ユニット３４ＢＥに結合されている。

ここで図２３及び２４を参照しながらより詳しくカラー強調インタフェイス制御装置１２Ｂを見てい（と、制御装置１２Ｂは、ケーブル２５Ｂを介して能動マトリクスパネル１６Ｂとアナログ多重ユニット３４ＢＢの間で結合されている。この点において、アナログ多重ユニット３４Ｂからの出力信号、すなわち赤、緑、青、水平同期（ＨＳＹＮＣ）　、垂直同期（ＶＳＹＮＣ）は、それぞれ−組の導線３４ＡＢ−ＥＢ上で制御装置１２Ｂの入力端に結合されている。

図２４を見れば最も良（わかるようなカラー強調インタフエイス制御装置１２Ｂは、一般に、能動マトリクスパネル１６Ｂに供給されたビデオデータを制御するためのビデオ制御装置１８Ｂ、インクフェイスユニット１３ＢＢから供給されたビデオデータを量子化するための一組のカラー強調ユニット４０Ｂ、４２Ｂ、４４Ｂ、量子化されたビデオデータの記憶及び検索を制御するためのメモリ制御装置５０Ｂ及び表示すべきビデオデータを書式化する助けとなる書式タイミングジェネレータ４５Ｂを含んでいる。メモリ制御装置５０Ｂは、同時係属の米国特許出願第　号に記載の制御装置と実質的に類似していることから、ここではカラー強調ユニット４０Ｂ、４２Ｂ、４４Ｂ及び書式化タイミングジェネレータ４５Ｂのみについて詳述する。

ここで図２４及び２５を参照しながら書式タイミングジェネレータ４５Ｂを見てみると、この書式タイミングジェネレータ４５Ｂは一般に、制御装置１２Ｅ内に記憶すべきビデオデータを書式化する助けとなるプログラミング可能な計数器配置４６Ｂ、制御装置１２Ｂに結合されているビデオ信号のタイプに基づいて適切なサンプリング速度を設定するためのプログラミング可能な画素クロックジェネレータ４７Ｂ、及びビデオデータの適切な記憶順序を設定する助けとなる２での除算計数器１０２Ｂを含んでいる。

図２５を見れば最も良（わかるように、プログラミング可能な画素クロックジェネレータ４７Ｂは、位相比較器６６Ｂ１低域フイルター６７Ｂ、電圧制御発振器６８Ｂ及びプログラミング可能な除算器又はＮ除算計数器６９Ｂを含む従来の位相ロックループ構成である。プログラミング可能な画素クロックジェネレータ４７Ｂは、アナログ多重ユニット３４ＢＢの出力から結合された基準クロック信号を利用する。基準信号はＨＳＹＮＣ信号によって識別され、導線３４ＤＢ上で位相比較器６６Ｂの入力端に結合される。それぞれの強調ユニット４０Ｂ、４２Ｂ及び４４Ｂ内のビデオデータの記憶を同期化するための出力画素クロック信号ＰＸＣＬＫが、電圧制御型発振器６８Ｂの出力から誘導される。電圧制御型発振器６８Ｂのサンプリング速度は、以下で詳細に記すように、プログラミング可能な除算器６９Ｂの出力の関数である。

ここで図２５を参照しながらプログラミング可能な除算器６９Ｂをより詳しく見てみると、このプログラミング可能な除算器６９Ｂは、ビデオデータを記憶するための適切なサンプリング速度を設定する助けとなるようマイクロプロセッサ３６ＢＢによってプログラミングされる。以下の例が有益であろう。制御装置１２Ｂに結合されたビデオ規準が、表示データライン各々について９１０サンプル又は１４．３３３ＭＨｚのサンプリング速度を必要とするＮＴＳＣ規準であると仮定する。この点において、ＨＳＹＮＣ速度（ＮＴＳＣ規準）ｚ１５．７５０ＫＨｚサンプリング速度＝１５．７５０ＫＨｚ　ｘ９１０＝１４．３３３ＭＨｚという公式によって示されるような望ましいサンプリング速度を生み圧すには、９１０の除算が必要とされる。

以下で説明するように、１ラインにつき９１０の画素がサンプリングされるが、９１０の画素サンプルのうち２７０画素は、余剰のデータであり、無視される。

この点において、ビデオ規準がＶＧＡグラフィックスである場合、例えば、２５．１７５ＭＨｚのサンプリング速度を生成するのに８００の除算が必要とされる。この点において、Ｈ５ＹＮＣ信号は、２５．１７５ＭＨｚの望ましいサンプリング速度を生成するべく、３１．４７にＨｚに８００を乗じたものである。ここでもまた、８００サンプルのうち一定の与えられた数は余剰データを表わす。すなわち、１６０サンプルがそれである。これら１６０のサンプル、つまり各ラインの最初の８０及び最後の８０サンプルは無視される。

ここで図２９Ａを参照すると、全体として９０１Ｂという番号で水平同期信号（ＨＳＹＮＣＤＡＴＡ）が示されている。上述のように記憶を目的とした画素場所の無視は、ＨＳＹＮＣＤＡＴＡ信号９０１Ｂの直接の無効データ群９０２Ｂが論理的高レベルに進み、ＨＳＹＮＣＤＡＴＡ信号９０１Ｂの直後の無効データ群９０３Ｂが論理的高レベルに進むにつれて図示されている。群９０２Ｂと９０３Ｂの間の画素の場所はパネル１６Ｂ上への表示のための有効なデータ群９０４Ｂを表わす、さらに詳しく説明すると、ＨＯＲＩＺＯＮＴＡＬ　ＲＥＴＲＡＣＥ　（水平フライバック）同期は、ＨＳＹＮＣＤＡＴＡ信号９０１Ｂが論理的に高であるときに起こる。

ここで図２５を参照しながら、さらに詳しくプログラミング可能な計数器配置４６Ｂを見てみると、プログラミング可能な計数器配置４６Ｂは、表示された情報のフレーム内の垂直帰線の数を設定する助けとなるフライバック計数器７３Ｂ、表示された情報のライン１本中の有効な画素の数を設定する助けとなり、また、表示された情報のライン間の水平フライバック画素の数を設定する助けとなる画素計数器７５ＢＢ、表示された情報のフレーム内の有効なライン数を設定する助けとなるライン計数器７７ＢＢ及びマイクロプロセッサ３６ＢＢと連動して上述の計数器の動作の調和をとる助けとなる書式プロセッサ又は制御装置７９ＢＢを含んでいる。

書式制御装置７９ＢＢはマイクロプロセッサ３６８Ｂの制御下で、アクセス及び表示ユニット１６Ｂ上の表示のために適切な書式でカラー強調ユニット４０Ｂ、４２Ｂ及び４４Ｂの各々の中にビデオデータを記憶するため、フライバック計数器７３Ｂ、画素計数器７５ＢＢ及びライン計数器７７ＢＢ内への予め定められた計数の負荷を可能にする負荷信号ＬＯＡＤ　Ｒ，ＬＯＡＤ　Ｐ、及びＬＯＡＤ　Ｌを生成する。負荷信号ＬＯＡＤ　Ｒ，ＬＯＡＤ　Ｐ。

及びＬＯＡＤ　Ｌは、それぞれ−組の導線７９ＤＢ、７９ＣＢ、及び７９ＢＢＢの上でフライバック計数器、画素計数器７５８Ｂ及びライン計数器７７８Ｂと書式制御装置７９ＢＢとの間に接続されている。マイクロプロセッサ３６ＢＢ、書式制御装置７９ＢＥ、プログラミング可能な除算器６９Ｂと上述の各々の計数器７３Ｂ、７５ＢＢ及び７５ＢＢの間に接続されたコネクタ３６ＡＢにより、指令命令及び予め定められた書式化データが適切な書式化の設定のためマイクロプロセッサ３６８Ｂから転送されうることになる。

メモリ制御装置５０Ｂがビデオ情報を記憶し、メモリオペレーションを制御できるようにするために必要な制御信号を書式プロセッサ７９ＢＢが生成できるようにするために、各々の計数器７３Ｂ、７５８Ｂ及び７５ＢＢは、書式プロセッサ７９８Ｂに対して端末計数信号ＴＣＲ，ＴＣＰ、及びＴＣＬを提供する。端末計数信号は、それぞれ導線７３ＡＢ、７５ＢＢＢ及び７７ＢＢＢ上でプロセッサ７９８Ｂへと導かれる。書式プロセッサ７９８Ｂはメモリ制御装置５０Ｂが、ビットマツプメモリ内に偶数メモリアドレスの全ての偶数フィールドラインを記憶し、奇数メモリアドレスで奇数のフィールドラインを記憶できるようにする。このようにビデオ情報を記憶することは、表示装置１６Ｂによって利用される４８０垂直ライン解像度を生成するべくインターレースされた組合せライン書式で各々それぞれの強調ユニット４０Ｂ、４２Ｂ及び４４Ｂ内のビットマツプメモリからビデオ情報を検索することを可能にする。

動作中、マイクロプロセッサ３６ＢＢは、どのビデオソースを表示すべきかを決定し、適切な除算指令を導線３６ＡＢ上の指令／データライン信号を介してプログラミング可能な除算器６９Ｂに対して送る。ここで、マイクロプロセッサ３６８Ｂの動作について、マイクロプロセッサ３６ＢＢが実行するステップを示す図２６の流れ図を参照しながら、さらに詳細に説明する。

ここで図２６の流れ図を参照すると、ドライブユニットＩＩＢに電力を加えると、Ｃ０ＮＦＩＧＵＲＥ　ｌ’ＲＯＧＲＡＭ（プログラムを構成する）６００Ｂが５ＴＡＲＴ　（出発）命令６０１Ｂにおいて開始し、ビデオ信号ソースの好ましいタイプすなわちＮＴＳＣ，ＰＡＬ、ＶＧＡグラフィックスなどについての省略時解釈設定値をセットすべ（命令囲み６０３Ｂまで進む。省略時解釈設定値が設定された後、プログラムは、決定命令６０５Ｂまで進み、ここでマイクロプロセッサが、現在、アナログ多重ユニット３４ＢＢからＨ５ＹＮＣ信号を受理しているか否かの決定が下される。いかなる信号も受理されていない場合、プログラムは、命令囲み６０７Ｂまで進んでアナログ多重制御信号ＭＵＸ　Ｃ０ＮＴＲ０Ｌを切替えさせ、もう１つのビデオ信号ソースからのＨＳＹＮＣ及びＶＳＹＮＣ信号がマイクロプロセッサ３６ＢＢに結合されつるようにする。ＭＵＩ　Ｃ０ＮＴＲ０Ｌ信号が有効化された後、プログラムは決定６０５Ｂまで戻り、再びＨＳＹＮＣが次の選択された又は有効化されたソースから受理されているか否かを見極める。上述の手順は、有効化されたビデオ信号ソースが同期情報（Ｈ３ＹＮＣ１ＶＳＹＮＣ）を送り始めるまで反復される。

決定命令６０５ＢにおいてＨ３ＹＮＣ信号が存在することが見極められた場合、プログラムは命令６１２Ｂへと分岐してマイクロプロセッサ３６８ＢがそれぞれＨＳＹＮＣ及びＶＳＹＮＣ信号の同期及び極性を解析するようにする。命令６１２Ｂの実行後、プログラムは命令６１４Ｂまで進み、ここで従来の比較技術を用いてマイクロプロセッサ３６８Ｂにより正確なビデオ信号規準が見極められる。

ビデオ信号規準がひとたび見極められると、プログラムは、適切なサンプル速度及び書式計数データが書式化を目的として設定されるようにすることによってプログラミング可能な除算器６９Ｂとプラグラミング可能な計数器配置４６Ｂを構成する命令６１６Ｂまで跳ぶ。この点において、書式プロセッサ７９ＢＢは、以下により詳細に説明するようにＬＯＡＤ　Ｒ信号、ＬＯＡＤ　Ｐ信号及びＬＯＡＤ　Ｌ信号の各々を有効化させ、かくして、ライン３６ＡＢ上のマイクロプロセッサ３６ＢＢによって供給された書式データは各々の計数器７３Ｂ、７５８Ｂ及び７７ＢＢ内にロードされうろことになる。プログラミング可能な除算器６９Ｂ及びプログラミン可能な計数器配置４６Ｂがひとたび構成されたならば、プログラムは、ユーザーがビデオ規準を変更したか否かを見極める決定命令６１８Ｂへと進む。ビデオ規準が変更されなかった場合、プログラムは、ビデオソースが変更されるまで命令６１８Ｂで待機する。ビデオソースが変更されると、プログラムは決定命令６２０Ｂまで進み、Ｈ３ＹＮＣ信号がビデオソースから受理されているか否かを見極める。ＨＳＹＮＣ信号が存在する場合、プログラムは命令６１２Ｂまで行き、前述のとおり進行する。ＨＳＹＮＣ信号が存在しない場合、プログラムは命令６２０Ｂから決定命令６０５Ｂまで前進し、前述のとおり進行する。

ここで図２７Ａ及び２７Ｂを参考にしながら、より詳細に書式制御装置７９ＢＢの動作を見てみると、書式制御装置が、強調ユニット４０Ｂ、４２Ｂ、及び４４Ｂ内のさまざまなビットマツプメモリ内への記憶のためビデオデータの書式化を適正に制御するためには、マイクロプロセッサ３６８Ｂはまず第１に（１）表示された情報について必要とされる垂直帰線の数；２）いずれかの与えられた表示可能情報フレーム内の有効な、つまり表示可能なラインの数；３）表示可能な各々の情報ライン間の水平フライバック画素数；及び４）表示可能な情報ラインの各々の中の有効な、つまり表示可能な画素の合計数、を見極めなくてはならない。マイクロプロセッサ３６８Ｂは、ビデオソースによって生成されたＨＳＹＮＣ及びＶＳＹＮＣ信号の関数としてビデオソース信号のタイプを見極め、次に適切な書式化を達成するべ（それぞれの計数器７３Ｂ、７５８Ｂ及び７７８Ｂの各々の中に記憶するため適切な計数器配置４６Ｂデータを生成するように、予めプログラミングされている。表■は、ＶＧＡ及びＮＴＳＣビデオソース信号を変換するのに必要とされる基礎計数情報を示している。

表■ マイクロプロセッサ３６ＢＢは、ひとたびビデオソース信号のタイプを見極めると、計数器配置４６Ｂが利用するよう書式化指令及び書式データを送る。

ここで図２７Ｂを参照すると、書式プロセッサ７９ＢＢは、構成又は書式指令を受理した時点で、ＦＯＲＭＡＴ　（書式）プログラム７００Ｂを開始する。書式プログラム７００Ｂは５ＴＡＲＴ（ｆ！発）命令７０１Ｂにおいて開始し、決定命令７０３Ｂまで進んでビデオソースからのＶＳＹＮＣ信号が存在するか否かを決定する。ＶＳＹＮＣ信号が存在しない場合、プログラムは、決定命令７０３Ｂで待機する。ＶＳＹＮＣ信号が発生するとプログラムは命令囲み７０４Ｂまで進んで、時間計数器７７ＢＢを結果としてもたらすことにより垂直フライバック同期又は新しいフレームを開始する０次にプログラムは決定囲み７０５Ｂまで行き、Ｈ３ＹＮＣ信号が存在するか否かを見極める。ＨＳＹＮＣ信号が存在しない場合、プログラムは囲み７０５Ｂで待機する。ＨＳＹＮＣ信号が発生すると、プログラムは命令囲み７０７Ｂまで前進してライン計数器７７ＢＢを増分させる。ライン計数器７７８Ｂが増分された後、プログラムは決定命令７０８Ｂまで進んで、有効数の帰線が発生したか否かを見極める。有効数の帰線が発生しなかった場合、プログラムは決定囲み７０５Ｂまで戻り、前述のように進行する。この点において、データの最初の２２本の水平ラインが図２８及び図２９Ｂを見れば最も良くわかるように無視されることになるということを理解すべきである。有効数の帰線が発生した場合、プログラムは命令７０９Ｂまで前進してライン計数器７７ＢＢをリセットする。ライン計数器７７ＢＢがリセットされたならば、プログラムは命令７１０Ｂまで進み、記憶すべき４８０本のラインのうちの最初の有効ラインを生成するため水平フライバック同期を開始する。その後、プログラムは決定命令７１１Ｂまで前進して次のＨＳＹＮＣ信号を待つ。ＨＳＹＮＣ信号が存在しない場合、プログラムは、決定命令７１１Ｂで待機する。ＨＳＹＮＣ信号が発生すると、プログラムは画素計数器７５ＢＢを増分するべく命令７１３Ｂまで前進する。次にプログラムは、決定命令７１５Ｂ　（図２７Ｂ）まで進んで、有効数のフライバック画素が発生したか否かを見極める。有効数のフライバック画素が発生しなかった場合、プログラムは命令７１３Ｂ（図２７Ａ）まで戻り、前述のとおり続行する。有効数のフライバック画素が発生した場合、プログラムは命令７１６Ｂまで進んで有効ビデオデータを、強調ユニット４０Ｂ、４２Ｂ及び４４Ｂのビットマツプメモリ内に記憶し始める。この点において、命令囲み７１６Ｂにおいて画素計数器７５ＢＢはリセットされ、行及び列の計数はメモリ制御装置５０Ｂによる利用のためセットされる。行及び列の計数がセットされ画素計数器７５ＢＢがリセットされた後、プログラムは、命令囲み７１７Ｂ、「メモリ制御装置へ行及び列の計数を転送」まで進み、偶数及び奇数の画素のラッチングを有効化し、ビットマツプメモリ内へのデータの記憶を有効化するべくメモリ制御信号を生成する。強調ユニット４０Ｂ、４２Ｂ及び４４Ｂの個々のビットマツプメモリにデータを記憶するための制御信号（例えば、奇数有効化及び偶数有効化信号）については、同時係属の米国特許出願第０７１５８６．５０６号により完全に記述されている。以下でさらに詳しく説明するように、メモリ制御信号は、強調ユニット４０Ｂ、４２Ｅ及び４４Ｂ内でビットマツプメモリへのアクセスをビデオ制御装置１８Ｂが必要とする場合には常に、ビデオ制御装置１８Ｂによって生成された時点で割込み信号を内含する。この点に関して、ビデオ制御装置１８Ｂにより生成される「新規データ要求」信号は、表示を目的として強調ユニット４０Ｂ、４２Ｂ及び４４Ｂから表示可能ビデオデータの１本のラインが読みとられる一方で、書式タイミングジェネレータ４５を介してのデータの記憶を一時的に無効化させる。書式タイミングジェネレータ４５Ｂからメモリ制御装置５０Ｂを経由する割込み信号及びメモリ制御信号がデータラインを記憶する。

メモリ内へのデータの転送の後、プログラムは次に命令７２１Ｂまで進んで画素計数器７５ＢＢを増分する０画素計数器７５ＢＢが増分された後、プログラムは決定命令７２３Ｂまで前進して、有効数の画素が画素計数器７５ＢＢによって生成されたか否かを見極める。有効数が発生しなかった場合、プログラムは命令７１７Ｂまで戻り、上述のシーケンスを反復する。有効数の画素が発生した場合、プログラムは決定命令７２３Ｂから命令囲み７２５Ｂまで進み、ライン計数器７７ＢＢを増分する。ライン計数器７７ＢＢが増分された後、プログラムは決定命令７２７Ｂまで前進して有効数のラインが発生したか否かを見極める。フレームが完了していない場合、プログラムは決定命令７１１Ｂ（図２７Ａ）まで戻って前述のとおりもう１本の情報ラインを開始させる。フレームが完了している場合、プログラムは命令７３０Ｂまで進みライン計数器７７ＢＢをリセットする。計数器７７ＢＢがリセットされた後、プログラムは命令７０３Ｂまで戻り次のＶＳＹＮＣ信号を待機する。

上述のことから、書式制御装置７９ＢＢはマイクロプロセッサ３６ＢＢと連動して、水平ビデオ情報ライン５２５本をもつＮＴＳＣ信号といった従来のビデオ信号が高速表示装置１６Ｂによって使用されるような水平ビデオ情報ライン４８０本へと表示目的で書式化されつるようにする、ということが理解できるはずである。より特定的には、マイクロプロセッサ３６８Ｂ及び制御装置７９８Ｂは、ビデオ情報の各々の表示可能フレームのための５２５本の水平情報ラインを、パネル１６Ｂの６４０Ｘ４８０の画素アレイの形での表示のためセンタリングさせる。この点に関して、水平データの最初の２２本のラインは消去され、また、水平データの最後の２３本のラインも消去され、ビデオ情報の各々の表示可能フレームのための水平情報のラインが４８０本だけ表示されるようになっている。

このことは、無視された水平ラインの大部分が「オーバースキャン」又は「不可視」ラインから成り１表示可能フレームの上端及び下端が、通常、ビデオ情報をほとんど又は全く含んでいないことから、実際上有効なことである０例えば、図２９Ｂを参照すると、水平ライン書式化のためのタイミングダイヤグラムが例示されている。この点に関して、無効なラインの一群は全体として９１０Ｂという番号で示され、有効なラインの一群は全体として９２０Ｂという番号で示されている。無効なライン郡９１０Ｂは、ＶＳＹＮＣ信号が論理高まで進む直前及び直後に配置される。ＶＳＹＮＣ信号の前の最初の２３本のライン及びＶＳＹＮＣ信号の後の最初の２２本のラインは、無効なラインを表わしている。ＶＳＹＮＣ信号は、垂直帰線を表わす、同様にして、ビデオ情報の表示可能フレームの幅は、ビデオ信号のサンプリング速度を調整することによって各フレームについて垂直情報ライン６４０本に一致させられる。サンプリング又はＰＸＣＬＫ速度はセットされ、次にビデオソースによって生成されたテレビジョン信号の水平周波数と一致させるべ（プログラミング可能な除算器６９Ｂを用いて水平除数（ＰＸＣＬＫ対Ｈ３ＹＮＣ速度の比率）がセットされる。ビデオドライブモジュール２６Ｂからの信号はすでに適切な書式を有することから、上述の書式化技術は必要とされない、この点において、マイクロプロセッサ３６ＢＢは、ビデオドライブモジュール２６Ｂのための望ましい書式を選択するための書式タイミングジェネレータ４５Ｂに結合される。

ここで図２５を参照しながらさらに詳細に２除算器通器１０２Ｂを見てみると、この２除算計数器１０２Ｂは画素又はドツトクロック信号ＰＸＣＬＫを半分に割ってドツトクロック信号の周波数の半分を有する出力信号を生成する。この２除算計数器１０２Ｂは、当業者が動作を理解できるような要領で作動する。具体的には、２除算計数器１０２Ｂは画素クロック信号ＰＣＬＫを除し、強調ユニット４０Ｂ、４２Ｂ及び４４Ｂによる入力ビデオデータの記憶を順序決定する助けとなる同期クロック信号ＰＣＬＫ２を８力信号として生成する。

ここで図３１を参照しながらメモリ制御装置５０Ｂをより詳細に見てみると、メモリ制御装置５０Ｂは、強調ユニット４０Ｂ、４２Ｂ、及び４４Ｂの各々からのビデオデータの記憶及び読みとりを制御する。この点に関して、メモリ制御装置については同時係属米国特許出願筒０７１５８６，５０６号の中でより完全に記述されており、ここでは強調ユニット４０Ｂ、４２Ｂ、４４Ｂのビットメモリがビデオ制御装置１８Ｂによってアクセスされた場合常に、ＩＮＴＥＲＲＵＰＴ　（割込み）ファームウェアプログラムｌ１００Ｂを介して書式プロセッサ７９８Ｂ　（図２５）の割込みが行なわれる作業以外には、さらに詳しく記述しない。

ここで図３１を参照しながらビデオ制御装置１８Ｂについてさらに詳しく見てみると、ビデオ制御装置１８Ｂは、強調ユニット４０Ｂ、４２Ｂ及び４４Ｂからのビデオデータの検索を制御するため、パネル１６Ｂによって用いられるＰＨ５ＹＮＣ及びＰＶＳＹＮＣ信号及びメモリ制御装置５０Ｂにより用いられるメモリアドレス及びデータ要求信号を生成した行計数器６１Ｂ及び列計数器６２Ｂを含む。この点において、行計数器６１Ｂは、その終端計数に達した時点で、常にＰＶＳＹＮＣ信号を生成し、列計数器６２Ｂは、その終端計数に達した時点で、常にＰＨ５ＹＮＣ信号を生成する。ＰＨ５ＹＮＣ及びＰＶＳＹＮＣ信号は、ビデオ情報の表示を制御するためパネル１６Ｂによって用いられる。

以下に詳述するように、ビデオ制御装置１８Ｂは同様に、カラーシェーディングを目的として画素パターンの比較を容易にする助けとなるためそれぞれのＰＨ３ＹＮＣ及びＰＶＳＹＮＣ信号の周波数を２で除するための一対の除算器６３Ｂ及び６４Ｂを含んでいる。上述（Ｄ信号（Ｐ　ＨＳ　Ｙ　Ｎ　Ｃ及びＰＶＳＹＮＣ）　の周波数は、データ検索を目的として、それぞれ一対の除算器６３Ｂ及び６４Ｂによって半分に除される。

フリッカパターンを実質的に除去するとは言わないまでも減少させることを目的として、ビデオ制御装置にはさらに排他的ＯＲゲート１００Ｂ（図３１）も含まれている。この排他的「ＯＲ」ゲートは、以下に詳述するパターン論理コンポーネント５９Ｂ（図２５Ａ）からのビデオデータ出力を同期化するためのフリッカ抑制信号ＰＶＳＹＮＣ２を生成する。図３１を見ると最も良くわかるように、ゲート７０Ｂは２つの入力、つまり２除算計数器６４Ｂからのものとパネルビデオクロック発振器６０Ｂからのものを有する。

ビデオ制御装置１８Ｅは同様に、モードセレクトマルチプレクサ１１１Ｂ及びファームウェアＩＮＴＥＲＲＵＰＴプログラム１１００Ｂも含んでいる。より特定的には、ビデオデータがライン毎のベースでそれぞれの強調ユニット４０Ｂ、４２Ｂ及び４４Ｂ内にロードされることから、書式タイミングジェネレータ４５Ｂ及び強調ユニット４、　ＯＢ、４２Ｂ及び４４Ｂ内への記憶のためのそのデータ書式化と、ビデオ制御装置１８Ｂ及び強調ユニット４０Ｂ、４２Ｂ及び４４Ｂ内のビットマツプメモリからの書式化されたデータのこの制御装置による読みとりとの間に連動が必要とされるということが理解できるはずである。上述の連動つまり初期接続手順は、ＩＮＴＥＲＲＵＰＴファームウェアプログラムｌ１００Ｂを通して達成される。

ビデオ制御装置１８Ｂは同様に、その他のカラーシューディングユニット（図示せず）からパネル１６Ｅへデータを多重化するためのモードセレクトマルチプレクサ１１１Ｂも含んでいる。この点において、図２５Ａを参考にしてこのモードセレクトマルチプレクサ１、　］、　ｌ　Ｂを詳細に見ていくと、これは、ユーザーが赤外線受信器３８Ｂを介して、表示されるべきビデオデータの書式を選択できるようにする。この点において、システムは、テレビジョン信号ソースモード又はコンピュータビデオ出力信号ソースモードのいずれかからのビデオデータを表示することができる。

ここで図２４及び図３１を参照しながらさらに詳細にＩＮＴＥＲＲＬＩＰＴプログラムｌ１００Ｂを見てみると、ビデオ制御装置１８Ｂは、表示を目的としてビデオデータを必要とする場合には常に、ビデオ制御装置１８Ｂとメモリ制御装置５０Ｂの間の新規データ要求ライン母線上に割込み制御信号を生成する。割込み制御信号は、ＩＮＴＥＲＲＵＰＴファームウェアプログラムｌ１００Ｂを開始させる。この点で、ＩＮＴＥＲＲＵＰＴファームウェアプログラムｌ１００Ｂは囲み１１０１Ｂから出発し、強調ユニット４０Ｂ、４２Ｂ及び４４Ｂのビットマツプメモリ内へのデータの記憶を停止又は中断する命令囲み１１０３Ｂまで前進する。このときプログラムは、ビデオ制御装置１８Ｂ内の行計数器からのメモリアドレスラインを有効化して強調ユニット４０Ｂ、４２Ｂ及び４４Ｂのためのアドレス母線上に置かれるようにする命令囲み１１０５Ｂまで前進する。強調ユニット４０Ｂ、４２Ｂ及び４４Ｂのためのアドレス母線は、書式タイミングジェネレータメモリアドレッシングとビデオ制御装置メモリーアドレッシングによって共有されている共通アドレス母線である。

メモリアドレスラインが有効化された後、メモリ制御装置５０Ｂは、強調ユニット４０Ｂ、４２Ｂ及び４４ＢのＶＲＡＭ又はビットマツプメモリ内に行計数器を移送する命令囲み１１０７ＢでＲＡＳ信号を生成する。次にプログラムは命令囲み１１０９Ｂまで前進して、メモリアドレス母線をビデオ制御装置１８Ｂによって制御されないように無効化する。次にプログラムは命令囲み１１１Ｂまで進みすべてのゼロをメモリ制御装置５０Ｂを介してアドレス母線上に出力する。次にプログラムは、命令１１１３Ｂまで進み、ここでメモリ制御装置はＣＡＳ信号を有効化して列位置を強調ユニット４０Ｂ、４２Ｂ及び４４Ｂのビットマツプメモリに結合させる。次にプログラムは命令１１１５Ｂまで進み、ビデオ制御装置１８Ｂによるアクセスのため各々の強調ユニット４０Ｂ、４２Ｂ及び４４Ｂ内のそれぞれのビットマツプメモリ内にビデオデータをロードする。この点において、ビデオデータのすべての行が表示を目的としてそれぞれのビットマツプメモリ内にロードされることを理解すべきである。ビデオデータがビットマツプメモリ内にロードされた後、プログラムは命令１１１７Ｂまで前進して、メモリのロードが完了したことを肯定応答する。これは今や能動マトリクスパネル１６Ｂ上に新しいデータラインを表示できるということを表わしている。より特定的には、列計数器６２Ｂによって生成されたＰＨ５ＹＮＣは、論理低レベルまで駆動され、ビデオ制御装置１８Ｂ内の列計数器６２Ｂがその終端計数に達し、もう１本の新しいビデオデータラインが必要とされるということを表示するまで低い状態にとどまる。もう１本のデータラインが要求された時点で、もう１つの割込み信号が生成される。ビデオ制御装置１８Ｂにより新規データ要求信号が生成された時点で、ＰＨ５ＹＮＣは能動レベルまで進むということを理解すべきである。

ビットマツプメモリのローディングが完了したという肯定応答の後、プログラムは命令１１１９Ｂまで進み、これはメモリアドレス母線の制御を書式タイミングジェネレータ４５Ｂまで戻す。次にプログラムは、書式タイミングジェネレータ４５Ｂ内の行及び列計数を前述のとおりセットされつるようにする命令１１２１Ｂまで前進する。次にプログラムは、ＦＯＲＭＡＴプログラム７００Ｂを割込みを受けた場所から再開させる囲み１１２３Ｂへと進む。

ここで、図２４を参照しながら強調ユニット４０Ｂ、４２Ｂ及び４４Ｂを見てみると、強調ユニット４０Ｂ、４２Ｂ及び４４Ｂの各々が実質的に互いに類似していることから、強調ユニット４０Ｂという１つのユニットのみについてさらに詳細に記述する。

ここで、図２４及び２５Ａを参照しながらカラー強調ユニット４０Ｂをさらに詳しく見てみると、このカラー強調ユニット４０Ｂは、一般に、エンコーダ配置５２Ｂ及びビットマツプメモリ５７Ｂのそれぞれによる処理及び記憶を目的として原始ＲＧＢアナログ信号の赤色成分をデジタル信号に変換するためのアナログ− デジタル変換装置５１Ｂを含んでいる。

エンコーダ配置５２Ｂは、ビットマツプメモリ５７Ｂ内に記憶すべきビデオデータを一時的に記憶又はラッチするための出力バッファユニット５５Ｂの入力端とアナログ−デジタル変換装置゛５１Ｂの出力端との間に結合されたエンコーダ論理ユニット５３Ｂを含む。強調ユニット４０Ｂは同様に、個々の画素要素が起動されつるようにするためビデオデータを形成するためのビデオ制御装置１８Ｂとビットマツプメモリ５７Ｂとの間に接続されたパターン論理ユニット５９Ｂも含んでいる。

アナログ−デジタル変換装置５１Ｂ、バッファ５５Ｂ及びビットマツプメモリ５７Ｂは、同時係属の米国特許出願第　号により完全に記述されている相応するユニットに実質的に類似しているため以下で詳述はしない。

ここで図２５Ａ及び２５Ｂを参考にしてエンコーダ論理ユニット５３Ｂを見てみると、エンコーダ論理ユニット５３Ｂは一般に、多重化技法においてアナログ− デジタル変換装置５１Ｂからの入力信号を量子化するためのトライステートバッファゲート１０３Ｂ〜１０９Ｂのアレイ及び人力バッファユニット１０２ＡＢを含んでいる。この点において、エンコーダ配置５２Ｂは各々のデジタル化された８ビットビデオ信号を、信号ＲＯ”、Ｒｌｏ、Ｒ２°及びＲ３°から成る４ビツトの量子化されたビデオ信号へと量子化する。

図２５Ａを見れば最も良（わかるように、ユニット５３Ｂは同様に、バッファ５５Ｂを介してビットマツプメモリ５７Ｂへの記憶のためデジタル情報を多重化する助けとなるためのインバータ１１０Ｂも含んでいる。この点において、アナログ−デジタル変換装置５１Ｂは、すべての画素クロック（ＰＸＣＬＫ）上で各々のアナログ信号をデジタル信号へと変換するが、以下にさらに詳しく説明するように、一つおきの変換済み信号のみがバッファ５５Ｂへとラッチされる。

アナログ−デジタル変換装置５１Ｂからエンコーダ配置５２Ｂまでデジタル化されたデータを転送するために、アナログ−デジタル変換装置５１Ｂからの出力信号（Ｒ７−Ｒ３）はすべてのＰＣＬＫ２信号上で入力バッファ１０２Ａに結合される。一方、バッファ１０２ＡＢからの出力信号（Ｒ７−Ｒ４）は、バッファ１０２ＡＢからの出力信号Ｒ３がゲート１０４Ｂに結合されるのに対して、それぞれゲート１０３Ｂ、１０５Ｂ、１０７Ｂ及び１０９Ｂの入力端に結合されている。ゲート１０３Ｂ、１０５Ｂ、１０７Ｂ及び１０９Ｂの各々は、書式タイミングジェネレータ４５Ｂ内の２除算計数器１０２Ｂにより生成されるクロック信号ＰＣＬＫ２によって有効化され、一方、ゲート１０４Ｂはインバータ１１０Ｂによって供給されたクロック信号ＰＣＬＫ２によって有効化される。

動作中、以下で詳述するように、エンコーダ論理ユニット５３Ｂは、ビデオ画素要素場所を組合せて低解像度の複合画素を形成し、表示可能なカラーシェーディングの数を増大させるべく、パターン論理ユニット５９Ｂによる処理のため入力ビデオデータを量子化しコード化する。この点において、エンコーダ論理５３Ｂは、各々の画素要素場所について最下位の３つのビットを無視し、１つおきの画素要素についてのデータのみがバッファ１０２ＡＢ内でラッチされつるようにすることによって、ビットマツプメモリ５６Ｂ内に記憶されているデータの量を減少させるか又は量子化させる。この点において、データがＰＣＬＫ２信号のリーディングエツジ上でバッファ１０２ＡＢ内にラッチされる場合、ラッチされたデジタル信号の４つの最上位のビット（例えば、Ｒ７−Ｒ４）が、それぞれ信号Ｒ３°−Ｒ０１として出力バッファ５５Ｂ内にラッチされる。

同様にして、ＰＣＬＫ２信号のトレーリングエツジでは、ラッチされたデジタル信号（例えば、Ｒ３）の第４の最上位のビットが出力バッファ５５Ｂ内にラッチされる、（その他のデジタル信号は無視される）。前述のことから、４つのビットから成るビデオデータの偶数バイトが、処理を目的として有意であるものを１つだけ含む（例えばＲ３°）（例えば、その他３つのビット）は以下で詳述するように処理を目的として無視された、同様に４つのビットから成るビデオデータの奇数バイトと共に、バッファ５５Ｂ内に一時的に記憶されるということを理解すべきである。

ここで図２５Ａ及び表■を参照しながらパターン論理ユニット５９Ｂをさらに詳細に見てみると、パターン論理５９Ｂは、表■に示されている真理値表にしたがって重み付き画素強度レベルを生成すべくプログラミングされたＸＩＬＩＮＸユニットを含んでいる。この点において、パターン論理ユニット５９Ｂは、ビデオデータの赤色成分の表示可能なシェーディングレベルの数を８レベルから２９レベルまで増大させるようビットマツプメモリ５７Ｂ内に記憶されたデータを処理するためビデオマツプメモリ５７Ｂとビデオ制御装置１８Ｂの間に結合されている。さらに特定的に言うと、パターン論理ユニット５９Ｂはビデオ制御装置１８Ｂと協動して特定の画素要素グループ内の個々の画素要素の強度レベルを考慮して、重み付き強度レベルパネル画素を生成する。この点において、パターン論理ユニット５９Ｂはビデオ制御装置１８Ｂと協動して、表示パネルマトリクス１６Ｂ内の選択された画素要素を付勢するためビットマツプメモリ５７Ｂからデータを検索する。この点において、パターン論理ユニット５９Ｂは、４つの画素要素のアレイ群又はグループとの関係においてビットマツプメモリ５７Ｂから検索した５つのデータビットの各々を比較する。なおかかるパターングループ（図３２）は、パネル画素３００Ｂ　（図３２）形成といったような、単一のパネル画素を形成している。

すでに説明したように、エンコーダ配置５２Ｂは、８ビツトのデジタル信号の各々をパネル画素に対する一定の与えられた色成分を表わす５ビツトのデジタル信号にコード化することによってＮＴＳＣデジタルビデオ信号を量子化する。同様に、すでに説明したとおり、エンコーダ配置５２Ｂはまた、１つおきにＮＴＳＣデジタルビデオ信号を無視する。エンコーダ配置５２Ｂは量子化を目的として一つ置きにパネル画素要素を無視することから、能動マトリクスパネル１６Ｂ内の表示された情報の各フレームは、ビットマツプメモリ５７Ｂからの入力データに基づいて任意の強度レベルが割当てられることになる画素要素２３０Ｂ及び２３１Ｂといったいくつかの画素要素列を含むことになる。このような量子化のため、図３２を見れば最も良くわかるように、群３００Ｂ−３０５Ｂ　（図３２）といった複合画素群を構成すべく画素グループの形で１つのパターンアレイが打ち立てられる。各々の複合群は４つの画素要素から成る。以下で詳細に説明するように、パターン論理５９Ｂは、１つの複合画素画像を形成するべ（複合群３００Ｂといった各々の複合群の中の単数又は複数の画素要素を選択的に付勢することになる。しかしながら、一度にグループ３００Ｂといったグループの１つの中で画素要素２３０Ｂ、２２５Ｂ、２３０Ｂ及び２３１Ｂといった４つの可能性ある画素要素の１組が活動状態にありうるということも理解すべきである。しかしながら、人間の目は行及び列内の個々の画素要素を互いに区別することができないことから、画素要素のグループを用いて２４，０００以上の異なるシェーディングレベルを有する単一の複合パネル画素画像を構成する。換言すると、選択的に活動化された画素要素２２０Ｂ、２２５Ｂ、２３４Ｂ及び２３１Ｂは組合わされて、パネル画素３００Ｂといった一定の与えられた複合パネル画素の赤色成分（ならびに青及び緑の成分）についての２９の異なるレベルの重み付けされた強度レベルを形成する。同様の要領で、画素要素２２１Ｂ、２２７Ｂ、２３２Ｂ及び２２３Ｂといったその他の画素要素も同様に組合わされて複合画素３０２Ｂといったその他の複合パネル画素を形成する。

以上のことから、液晶パネル１６Ｂが赤、緑及び青の主要原色の各々について通常８つのシェードしか提供しないにもかかわらず、パターン論理５９Ｂ、つまりビデオ画素要素信号の組合せは能動マトリクスパネル１６Ｂ内の各々の複合画素について２４，０００以上の考えられるカラーシェーディング組合せを可能にするということを理解すべきである。

上述の画素要素組合せプロセスは、能動マトリクス表示パネル１６Ｂが６４０Ｘ４８０の画素要素（マトリクス）の１つの画素要素マトリクスの形でカラー画像を表示することができるのに対して標準的ＮＴＳＣ信号は３２０Ｘ４８０画素要素の一画素要素マトリクスの形でカラー画像を表示するように開発されている理由から、可能なものである。したがって、アナログ−デジタル変換装置５１Ｂを介して供給されたビデオデータは、パネル１６Ｂによって実際に表示されている情報量の２倍を含み、かくして組合せプロセスを可能にしている。

ここで図３２及び３３を参照しながらパターン論理５９Ｂをさらに詳細に見てみると、例えば、パネル画素要素２２０Ｂといった各々のパネル画素要素がアドレッシングされるにつれて、グループ３００Ｂといったグループ内のアドレッシングされたパネル画素要素についての四分円の場所０．１．２、又は３を表わす場所信号（ＰＩＸＥＬ及びＬＩＮＥ）が生成される。この点において、グループ３００Ｂは、４つの四分円場所Ｏ１１，２及び３をもつ行（ＬＩＮＥ）及び列（ＰＩＸＥＬ）の２×２マトリクスアレイの形で構成されている。

次に論理信号は、以下の等式にしたがってＨ４、Ｈ３，Ｈ２゜１１及びＬＯとして識別される（表■）ビットマツプメモリ５７Ｂから検索された量子化されたデータとパターン論理５９Ｂ内で論理的に組合せられる：Ｉｐｄ２　＝　（！ｉ４　＆　ｐｉｘｅｌ　＆　ｌ１ｉｎｅＨＩｉＯ＆　Ｉｉ４　ｋ　１ｌｉｎｅ＃　Ｉｉｌ　＆　ｌｉａ　ｋ　１ｐｉｘｅｌ＃　Ｉｉｌ　＆　Ｈ４＆　１ｌｉｎｅ＃　！ｉｏ　＆　ｌｉｌ　＆　Ｉｉ４＃　Ｈ２ｋ　Ｉｉ４＃　ｔｉｎ　＆　ｌ１４）；Ｉｐｄｌ　＝（ｔｉｎ　＆　ｔｉｎ　＆　ｌ１ｉｎｅＨＩｉｌ　＆　ｔｉｎ　＆　ｐｉｘｅｌｌ　Ｉｉｌ　＆　ｔｉｎ　＆　ｌ１ｉｎｅ＃！１０ねＩｉｌ　＆　ｌ１３ｉ　ＬＯ＆　ｉｌ　＆　Ｈ２＆　Ｈ３＆　Ｉｉ４　＆　Ｉｐｉｘｅｌ＃　ｉｏ　ｋ　Ｈ２＆　Ｈ３ｔｔ　Ｉｉ４　＆　！ｐｉｘｅｌ　＆　ｌｉｎｅ＄　ＩｉＺ　＆　１ｉ３）；！ｐｄＯ：（Ｉｉｌ　＆　ＩｉＺ　＆　ｐｉｘｅｌｌｌ　ｔｉｌ　＆　Ｈ２＆　ｔｌｉｎｅｔ　ｉｏ　＆　ｉｌ　＆　ｉ２　＆　ｌｉ３　＆　！ｐｉｘｅｌｔ　ｉｏ　＆　ｉ２　＆　ｉ３　＆　ｔｐｉｘｅｌ　＆　１ｉｎｅ＃　Ｈ＆　ｉ２　＆　！ｉ４　＆　１ｉｎｅ＃　ｉｏ　＆　ｉ２　＆　Ｉｉ４　＆　ｔｐｉｘｅｌ　＆　１ｉｎｅ１１　１ｉ２　＆　ｐｉｘｅｌ　ｔｌｉｎｅｔ　ｉｏ　＆　ｉｌ　＆　ｉ２　＆！ｉ４　＆　！ｐｉｘｅｌ＃　ｉｌ　＆　ｉ２　＆　ｌｉ３　＆　１ｉｎｅＩ　ＩｉＯ＆　ＩｉＺ　＆　ｌ１ｉｎｅ＄ＩｉＯ＆　Ｉｉｌ　＆　ＩｉＺ）；式中、信号１　ｐｄ２、Ｉｐｄｌ及びＩ　ｐｃｉｏは全体として５９ＡＢ　（図３１）で示されている３ビツトの赤色成分信号（Ｒ）を表わす、したがって、パネル画素要素２２０Ｂといった各々のパネル画素要素から発出された色の強度は、画素（ＰＩＸＥＬ）及び（ＬＩＮＥ）の場所と組合わせた、入力データｉ４％　ｉ３．１２．１１及びｉｏとして識別されたビットマツプメモリ５７Ｂから検索された４つの偶数ビットＲ０と１つの奇数ビットＲ０によって左右される。

ここで表■をさらに詳細に見てみると、表■は、パターン論理ユニット５９Ｂの動作を表わす真理値表である。真理値表は３つの欄、つまり入力データ欄、場所データ欄及び出力データ欄を含む。

ここで真理値表内のデータがベース２ではなくベース１ｏの表示で与えられていることに留意されたい。

以下の実施例は、真理値表の機能方法を示すよう考えられている。

実施例１．入力ビットｉ４、ｉ３．１２．１１及びｉｏは０００００ｇ又は０１０である。ＰＩＸＥＬ及びＬＩＮＥビットはＯｏ、又は０１゜である。これらのビットを入力データとして、パターン論理ユニット５９Ｂは、上で示した等式にしたがって出力データｐｃｉ２、ｐｄｌ及びｐｄｏを計算する。この実施例において、出力ビットは、真理値表の欄３に示されているように０００よ又はＯ８゜である。この実施例において、入力ビットｉ４、ｉ３．１２．１１及びｉｏが０００００２又はＯｔｏである場合、出力ビットは常にＯ３゜となり、出力ビットはＰＩＸＥＬ及びＬＩＮＥの値が如何なるものであろうとつねに０１゜であるということに留意されたい。

実施例２．入力ビットｉ４、ｉ３．１２．１１及びｉｏは、０１１０１ｉ又は１３１゜である、　ＰＩＸＥＬ及びＩＪＮＥビットは００．又は０１゜である、真理値表の橿３、つまり出力データの欄から、出力ビットｐｄ２、ｐｄｌ及びｐｃｔｏが０１１．又は３．。であることが見極められる。

実施例３．入力ビットｉ４、ｉ３、ｉ２、ｉｌ及びｉｏは実施例２にあるように０１１０１ｇ又は１３．。である。しかしながら、ＰＩＸＥＬ及びＬＩＮＥビットは１１．又は３．。の値を有する。出力ビットｐｄ２、ｐｄｌ及びｐｃｉｏは０１１□又は３１゜は０１１．又は３．。

であると見極められる。

実施例４．入力ビットｉ４、ｉ３．１２．１１及びｉｏは１ｏｉｏｏ＊又は２０１゜である。実施例１にあるように、この実施例において出力ビットｐｄ２、ｐｄｌ及びｐｄｏの値は、ＰＩＸＥＬ及びＬＩＮＥビットの値によって左右されない。この実施例では出力は、ＰＩＸＥＬ及びＬＩＮＥの値の如何に関わらず出力は１０１□又は５１゜となる。

上述の実施例を指針として用いて、当業者ならば、入力データビットｉ４、ｉ３．１２．１１及びｉ　０　ＰＩＸＥＬ及びＬＩＮＥに基づいてパネル画素要素１２０Ｂといった与えられたあらゆるパネル画素要素について各々の色成分の強度レベルを設定する考えられるすべての８カデータピツトｐｄ２、ｐｄｌ及びｐｃｔｏの値を見極めることができるだろう。

表■ 表■ 表■ 表■ 表■ 表■ 表■ 図３３は、表示された情報の連続したフレーム間のパターン形成を実質的に削除するとまでは言わないものの、減少させるため、割当てられた画素場所０．１．２．３の位相が逆転させられるという点を除いて、図３２と類似している。反相はビデオ制御装置１８Ｂ、より特定的には排他的ＯＲゲート７０Ｂを通して生成される。

この点において、ＯＲゲート１００Ｂは、破線（図３３）で示されているように割当てられた列及びラインに適合するように図３２の破線で示された割当てられた列及びラインを逆転させるフリッカ抑制信号ＰＶＳＹＮＣ２を生成する。このような反相は、フレーム１つ置きに起こる。

本発明の特定の実施態様が開示されてきたが、異なるさまざまな変形態様が可能であり、添付のクレームの真の精神及び範囲内で考慮されているということも理解すべきである。したがって、本書に示されている要約又は開示に厳密に制限することが意図されているわけではない。

へ特表千６−５０１３２２　（３３）ＦＩＧ、　９３新しいフレームの垂直周期マーカーの始まりＦＩＧ、　９Ａ新しいラインの垂直周期マークの始まり特表千６−５０１３２２　（４０）Ｆｉｇ、２５ＦＩＧ、　２’ｆＢ新しいフレームの垂直周期化マーカーの始まり’ＩＩＤＢＪ／υ１５″″ ＦＩＧ、、”？Ａ新しいラインの垂直周期化マークの始まり国際調査報告フロントページの続き（５１）　Ｉｎｔ、　Ｃ１，５識別記号　庁内整理番号ＨＯ４Ｎ　５／６６　Ｚ　９０６８−５Ｃ（３１）優先権主張番号　６９０，５１３（３２）優先臼　１９９１年４月２３日（３３）優先権主張国　米国（ＵＳ）ＦＩ（８１）指定国　ＥＰ（ＡＴ、ＢＥ、ＣＨ，ＤＥ。

ＤＫ、ＥＳ、ＦＲ，ＧＢ、ＩＴ、ＬＵ、ＮＬ、ＳＥ）。

０Ａ（ＢＦ、ＢＪ、ＣＦ、ＣＧ、ＣＭ、ＧＡ、ＭＬ、ＭＲ，ＳＮ、ＴＤ、ＴＧ）、ＡＴ、ＡＵ、ＢＢ、ＢＧ、ＢＲ，ＣＡ、ＣＨ，ＤＥ、ＤＫ、ＥＳ、ＦＩ、ＧＢ、ＨＵ、ＪＰ、ＫＰ、ＫＲ，ＬＫ、ＬＵ、ＭＣ，ＭＧ、ＭＷ。

ＮＬ、Ｎｏ、ＲＯ，ＳＤ、ＳＥ、５Ｕ（７２）発明者　ファーウェル、ランドル　ニス。

アメリカ合衆国　カリフォルニア州９２１２６　、サン　ディエゴ、シリング　アヴエニュ　６９２０（７２）発明者　ハウク、レイシ　ティ。

アメリカ合衆国　カリフォルニア州９２１２２　、サン　ディエゴ、ブラッグ　ストリート　５３４６

Claims

【特許請求の範囲】

１．高速表示装置を駆動するためのデジタルビデオ信号へとテレビモニターを駆動するためのテレビジョン書式のビデオ信号を結合するためのビデオ表示ユニットにおいて、ビデオ信号をアナログビデオ信号に変換するための変換手段；アナログビデオ信号をデジタル信号に変換するためのアナログーデジタル変換手段；前記デジタル信号を高速表示装置を駆動するのに適したデジタルビデオ信号に書式化するためのスケーリング手段、を含むユニット。
２．テレビジョン信号生成装置を高速表示装置へインターフェイスするための高速カラー表示ユニットにおいて、テレビジョン信号をアナログビデオ信号に変換するための信号変換手段；全色（フルカラー）表示可能画像を表わすデジタル信号へと前記アナロクビデオ信号を変形するためのアナログーデジタル変換手段；前記全色表示可能画像内の輪郭を実質的に削除するため前記アナログーデジタル変換手段に結合された量子化手段；各々高速表示装置による表示に適した画像アレイ書式をもつ全色表示可能画像の一連のフレームヘと前記デジタル信号を書式化するための走査用手段；及び高速表示装置を駆動するためのビデオ信号へと書式化されたデジタル信号を変調するための加速手段を含む高速カラー表示ユニット。
３．テレビジョン書式信号を生成するため信号生成手段と共に用いるための高速カラー表示システムにおいて、カラー画像を表示するための高速表示手段；及び前記ビデオドライブモジュールに前記高速表示手段を結合するための高速カラー強調用インタフェイス制御手段；を含むシステムであって、前記制御装置手段には、アナログービデオ信号をデジタル信号に変形するためのアナログーデジタル変換手段；表示されたビデオ信号内の輪郭を実質的に削除するための前記アナログーデジタル変換手段に結合された量子化手段；前記高速表示装置を駆動するためのビデオ信号を変調するための加速手段；及び前記表示されたビデオ画像内の外来ビートパターン及びフリッカを実質的に削除するためのスケーリング手段が含まれている高速カラー表示システム。
４．アナロクビデオ信号を生成するためのビデオドライバモジュールを有するパーソナルコンピュータと共に用いるための高速カラー表示システムにおいて、カラー画像を表示するための高速表示手段；及び前記ビデオドライブモジュールに前記高速表示手段を結合するための高速カラー強勢用インタフェイス制御装置手段；を含むシステムであって、この制御装置手段には、アナロクビデオ信号をデジタル信号に変形するためのアナログーデジタル変換手段；表示されたビデオ画像内で輪郭を実質的に削除するため前記アナログーデジタル変換手段に結合された量子化手段；前記高速表示装置を駆動するようビデオ信号を変調するための加速手段；及び前記表示されたビデオ画像内の外来ビートパターン及びフリッカを実質的に削除するためのスケーリング手段、が含まれている高速カラー表示システム。
５．アナログカラービデオ信号をデジタル信号に変形し；前記デジタル信号を量子化し；前記デジタル信号を量子化することによってひき起される輪郭を抑止し；高速表示装置を駆動するため前記量子化されたデジタル信号を変調し；及び前記変調されたデジタル信号内の外来ビートパターン及びフリッカをひき起こす信号を削除する、段階を含む、カラービデオ画像を表示する方法。
６．高速表示装置に対してパーソナルコンピュータをインタフェイスするための高速カラー表示ユニットにおいて、高速表示装置にパーソナルコンピュータを電気的に接続するための結合用手段を含み、前記結合用手段にはアナログカラービデオ信号をデジタル信号に変形するためのアナログーデジタル変換手段；表示されたビデオ画像内の輪郭を実質的に削除するための前記アナログーデジタル変換手段に結合された量子化手段；高速表示装置を駆動するようビデオ信号を変調するための加速手段；及び前記表示されたビデオ画像中の外来ビートパターン及びフリッカを実質的に削除するためのスケーリング手段；が含まれている、高速カラー表示ユニット。
７．高速表示装置にパーソナルコンピュータを結合するための高速カラー強調用インタフェイス制御装置において、アナログビデオ信号をデジタル信号に変形するためのアナログーデジタル変換手段；前記表示されたビデオ画像内の外来ビートパターン及びフリッカを実質的に削除するためのスケーリング手段；を含む制御装置手段を含む高速カラー強調用インタフェイス制御装置。
８．アナロクビデオ信号をデジタル信号に変形するアナログーデジタル変換；前記表示されたビデオ画像中の外来ビートパターン及びフリッカを実質的に削除するスケーリング；を含む前記制御装置手段の段階を比較するカラー画像を表示するための方法。
９．テレビジョン書式のビデオ信号を表示装置にインタフェイスするための配置において、受信信号をアナログビデオ信号に変換するための信号変換手段；前記アナロクビデオ信号をデジタル信号に変形するためのアナログーデジタル変換手段；及び表示装置により表示された複合画素の一部分を構成するため前記デジタル信号をデジタルビデオ信号に書式化するためのパターン手段、を含む配置。
１０．テレビジョン信号生成装置を表示装置にインタフェイスするためのカラー表示ユニットにおいて、複合テレビジョン信号をＲＧＢアナロクビデオ信号に変換するための信号変換手段；前記アナログビデオ信号を全色表示可能画像を表わす個々のデジタル信号に変形するためのアナログーデジタル変換手段；記憶を目的として前記デジタル信号を量子化するため前記アナログーデジタル変換手段に結合されたスケーリング手段；前記量子化されたデジタル信号を記憶するためのビットメモリ手段；及び前記デジタル信号のうちの個々の信号を検索し、全色画像を生成するべく複合画素を構成する個々の画素要素を駆動するための二進信号群へと前記デジタル信号を書式化するためのパターン手段を含むカラー表示ユニット。
１１．連続したＲＧＢアナログビデオ信号シリーズヘと複合テレビジョン信号を変換し；全色表示可能画像を表わすデジタル信号群へと前記アナロクビデオ信号を変形し；記憶を目的として前記デジタル信号のうちの選択されたものを量子化し；量子化されたデジタル信号を記憶し；量子化されたデジタル信号を検索し；及び全色画像を生成するべく複合画素を構成するマトリクス内の個々の画素要素を駆動するための二進信号群へと、検索された量子化されたデジタル信号を書式化する、全色画像を生成するための方法。
１２．アナログ信号を受信し；前記アナロク信号を、異なるカラーシェーディングレベルを表わすビデオアナログ信号及びカラー画像を表示するための制御信号に変換し；前記ビデオアナログ信号をデジタル信号に変換し；前記デジタル信号を複数の画素情報対に量子化し；マトリクス表示内の画素要素アレイ群に対応する画素情報アレイに前記画素情報対をまとめ；前記画素情報アレイのうちの個々のものを１つのパターンアレイ群と比較し；及び前記画素情報アレイのうちの個々のものが前記パターンアレイ群内の個々のパターンアレイに匹敵した時点で常に前記マトリクス表示内の個々の画素要素についてのシェーディングレベルを表わす二進信号群を生成する、ことを含む、全色表示画像を表示するための方法。