JPH11344956A

JPH11344956A - 映像表示装置

Info

Publication number: JPH11344956A
Application number: JP11019928A
Authority: JP
Inventors: Motoyasu Yano; 元康矢野; Eizo Okamoto; 鋭造岡本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-03-31
Filing date: 1999-01-28
Publication date: 1999-12-14

Abstract

(57)【要約】【課題】高速スイッチングを可能にして映像フリッカを
防止する。【解決手段】縦横に配列された複数の表示素子に供給す
る映像データを記憶する複数の記憶手段４１，４２と、
複数の表示素子を複数の表示素子群に分け、記憶手段の
１つに記憶された該表示素子群に対応する映像データを
読み出し、該表示素子群を駆動する駆動手段３４と、表
示素子群の切り替えを順次繰り返す切替手段３５とを具
備する。複数の記憶手段には、１フレーム若しくは１フ
ィールドごとに、順次前記映像データが記録される。１
フレーム若しくは１フィールド単位で記憶手段に書き込
んだ映像信号を１フレーム若しくは１フィールド単位で
読み出すだけであるから、表示素子群を高速に切り替え
て表示することができる。これで映像フリッカを防止す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、大型映像表示装
置などに適用して好適な映像表示装置に関する。詳しく
は、映像表示部の単位セルがｍ行ｎ列の単位ドットで構
成されるとき、これら単位ドットに供給する映像データ
に対するメモリ手段を設け、フレーム若しくはフィール
ド単位で映像データをメモリすることによって、同一フ
レーム内若しくは同一フィールド内で高速スイッチング
しながら映像データを表示するようにしてもフリッカの
ない映像を映し出すことができるようにしたものであ
る。

【０００２】

【従来の技術】屋外で行われる各種イベント行事、屋外
内球技場、スポーツ施設などでは大型の映像表示装置を
設置し、イベント内容や競技結果などを大型の映像表示
部（パネル若しくはスクリーン）に表示するようにして
いる。

【０００３】このような目的で使用される映像表示装置
は図１３に示すように映像ソース源（ＶＴＲなど）１２
を有し、これより送出された映像ソース（イベント内
容、競技内容、ドラマ番組など）は信号処理装置３０に
供給されて映像表示部１４に適した信号形態に変換され
たのち、この映像表示部１４に供給されて所望の映像が
表示される。映像表示部１４は大型画面（例えば、４ｍ
×３ｍなど）に適した構成となされている。

【０００４】映像表示部１４は複数ドットの集合体であ
って、図１４にその一例を示す。同図の例では同図Ａに
示すように赤Ｒ、緑Ｇ、青Ｂを発光する各表示素子のト
リオで単位ドット（以下ドットという）１６が構成さ
れ、このドット１６がｐ行ｑ列（ｐ＝ｑ＝４を例示す
る）に亘って配列されて単位セル１８が構成される（同
図Ｂ）。さらに、この単位セル１８がｍ行ｎ列（ｍ＝ｎ
＝４を例示）に亘り縦横に配列されて単位ユニット２０
（同図Ｃ）が構成される。そして、この単位ユニット２
０を集合させることによって大型の映像表示部１４が構
築される。

【０００５】このような映像表示部１４では充分な発光
輝度を得るためなどの目的からドットを構成するＲＧＢ
トリオとなる表示素子１６自体を夫々独立したドライバ
で駆動するようにしている。通常、４×４ドット＝４×
４×３＝４８個の表示素子を個々のドライバで駆動す
る。

【０００６】しかし、図１５に示すように、単位セルが
４×４＝１６ドットであったとしても、１６×３＝４８
個のドライバを用意しなければならず、ドライブ回路の
規模が大型化するきらいがあった。これを解決する手段
として２個の表示素子を１つのドライバで駆動するよう
に切り替え手段を設けることによって、ドライバ数を１
／２に削減する手段を採用したものが提案されている。

【０００７】図１６はその一例を示す要部の系統図であ
って、図１５のように１セルが４８個の表示素子で構成
されているときには、その１／２である２４個分を駆動
するようにドライバ回路３２が構成される。したがっ
て、同図に示すように２４トリオ分の映像データＳ0〜
Ｓ23をラッチするラッチ回路３３ａ〜３３ｗとその後段
に接続されたドライバ３４ａ〜３４ｗとでドライバ回路
（ＩＣドライバ）３２が構成され、各ドライバ３４ａ〜
３４ｗの出力はスイッチング手段３５を介して対応する
表示素子ＲＵ0〜ＢＬ7に接続される。

【０００８】例えば、図１５のようにｎラインとｎ＋２
ラインにおける同一色の表示素子ＲＵ0〜ＲＵ7，ＧＵ0
〜ＧＵ7，ＢＵ0〜ＢＵ7（上段素子群Ｕ）を同時に駆動
し、次のタイミングには残りのｎ＋１ライン及びｎ＋３
ラインにおける同一色の表示素子ＲＬ0〜ＲＬ7，ＧＬ0
〜ＧＬ7，ＢＬ0〜ＢＬ7（下段素子群Ｌ）を同時に駆動
する。つまり、所定の周期でこれら表示素子群Ｕ，Ｌを
交互に駆動する。

【０００９】その一例を図１７に示す。同図は１フレー
ムの時間（１／３０秒）を複数回（１６回位）に亘り交
互に切り替えるようにした場合である。この１フレーム
の期間は同一の映像データが対応する表示素子に供給さ
れる。

【００１０】

【発明が解決しようとする課題】ところで、このように
上下の表示素子群Ｕ，Ｌを交互に駆動する場合、図１７
Ｂに示すようなタイミングで映像データをラッチし、ラ
ッチした映像データを対応する第１の表示素子群（上段
表示素子群）Ｕに供給し、また次の周期には同図Ｃに示
すようなタイミングで映像データをラッチし、ラッチし
た映像データを第２の表示素子群（下段表示素子群）Ｌ
に供給する必要がある。そして、この動作は１フレーム
の期間、１０数回繰り返さなければならない。つまり、
高速ラッチングを必要とする。

【００１１】しかし、実際問題として、このように映像
信号を高速にラッチしながら表示素子を駆動することは
非常に困難になると共に、この高速ラッチ動作を実現す
るためには高速素子を使用しなければならず装置のコス
トアップを招来する。低速ラッチングでは映像フリッカ
を起こす。

【００１２】そこで、この発明はこのような従来の課題
を解決したものであって、高速スイッチングを可能にし
て映像フリッカを防止できる映像表示装置を提案するも
のである。

【００１３】

【課題を解決するための手段】上述の課題を解決するた
め、請求項１に記載したこの発明に係る映像表示装置で
は、縦横に複数の表示素子が配列されて構成された映像
表示装置において、複数の表示素子をさらに複数の表示
素子群に分け、前記表示素子群の切り替えを順次繰り返
すと共に、映像データを格納した記憶手段から表示素子
群に対応する映像データを読み出して駆動することを特
徴とする。

【００１４】また、映像データを１フレーム若しくは１
フィールド単位で順次更新と記憶を繰り返すように記憶
手段を複数個設け、該記憶手段は１フレーム若しくは１
フィールドごとに順次切り替えられることを特徴とす
る。

【００１５】この発明では、複数の表示素子をさらに表
示素子群に分けて切り替え駆動するが、映像データは記
憶手段に格納されているデータを読み出すだけであるか
ら、その切り替え周期が速い場合でも映像データの読み
出し時間を速くできる。

【００１６】またこの発明では映像データを、１フレー
ム（若しくは１フィールド）単位で記憶する記憶手段を
複数個設け、１フレームの映像データを直前のフレーム
期間を利用して記憶手段に読み込み、この記憶手段から
映像データを読み出して直前のフレーム期間を利用して
記憶手段に読み込み、記憶手段から映像データを他の読
み出して表示素子を駆動している間に、次のフレームの
映像データを他の記憶手段に読み込むことで連続的に映
像データが供給される。

【００１７】

【発明の実施の形態】続いて、この発明に係る映像表示
装置の一実施形態を上述した大型映像表示装置に適用し
た場合につき、図面を参照して詳細に説明する。したが
って、この映像表示装置を構成する映像表示部も、図１
４に示す従来例と同様にＲＧＢトリオが１ドット１６と
して構成され、このドットが複数集合して単位セル１８
が構成され、この単位セルを集合させたユニット２０を
縦横に配列して大型の映像表示部１４が構成される。

【００１８】表示素子としては、有機発光表示素子（有
機ＥＬ）、発光ダイオード素子（ＬＥＤ）、放電管、陰
極線管（ＣＲＴ管）の何れか１つが使用される。以下の
例は発光ダイオード素子を使用した場合である。

【００１９】単位セル１８は図１４のように４×４ドッ
トで構成される。このうち、ｎラインとｎ＋２ラインを
第１の表示素子群Ｕとし、ｎ＋１ラインおよびｎ＋３ラ
インを第２の表示素子群Ｌとした場合、これら第１と第
２の表示素子群Ｕ，Ｌが所定の周期をもって交互に駆動
される。これによって、表示素子を駆動するドライバの
数が半減する。図の例では１セル当たり２４個のドライ
バ（ＲＧＢトリオ×８ドット＝２４）によってドライバ
回路が構成されることになる。

【００２０】また、映像を表示する場合、この例では１
０２４階調（０〜１０２３ステップ）を表現できるよう
にするため、映像信号は１０ビットのディジタル信号と
して取り扱われる。

【００２１】図１は単位セル１８に対して１個設けられ
た信号処理装置で、この信号処理装置３０は単位ユニッ
ト２０の背面側に複数個設置されて使用される。

【００２２】図１において、ＶＴＲ１２などの映像ソー
スより出力された映像データは、メモリ手段を構成する
一対のメモリ４１，４２に供給され、それぞれ１フレー
ム分の映像データが蓄えられる。つまり、それぞれのメ
モリ４１，４２には２つの表示素子群Ｕ，Ｌを構成する
単位セル１８分の映像データ（＝８ドット×２）が蓄え
られる。一方を奇数フレーム用のメモリ（例えばＲＡＭ
構成）４１とするならば、他方は偶数フレーム用のメモ
リ（ＲＡＭ構成）４２となる。

【００２３】したがって図２に示すようにフレーム周期
のパルスＤＬＤを基準にしてリード・ライトパルス（イ
ネーブルパルス）Ｒ／Ｗが生成され（同図Ａ，Ｂ）、こ
れでメモリ４１，４２に対するリード・ライト処理が交
互に行われる。したがって一方のメモリ（ＲＡＭ・Ａ）
４１がライトモードであるときは、他方のメモリ（ＲＡ
Ｍ・Ｂ）はリードモードに制御されている。

【００２４】これらメモリ４１，４２を制御するためデ
ータリード用のカウンタ４３が設けられ、ここには基本
クロックＣＫの他にフレーム周期のデータリードパルス
ＬＤａ（図６Ａ）が供給され、リード・ライトパルスＲ
／Ｗが生成される他、後述するキャリーパルスＰａや、
メモリ４１，４２に対するリード・ライト用アドレスＡ
ＤＲなどが出力される。映像データのリードおよびライ
ト期間は図６に示す同期パルスＬＤｂに同期したレディ
ーパルスＲＤＹがローレベルとなっている期間である。

【００２５】リードモードにおいて、それぞれのメモリ
４１，４２よりリードされる１０ビット幅の映像データ
は後段のラッチ回路を含んだシフトレジスタ４４に供給
され、２４クロックＣＫを用いて１つの表示素子群を構
成する２４個の表示素子分の映像データがラッチされ
る。

【００２６】この１０ビット表現の映像データは次のコ
ンパレータ４５において、パルス幅変調（Pulse Width
Modulation）された映像データ（１０ビット値）となさ
れた比較出力ＰＷＭｉに変換される。そのため、キャリ
ーパルスＰａおよびクロックＣＫが制御信号生成回路５
０に供給されてカウント出力ＣＯが生成される。

【００２７】制御信号生成回路５０は図３に示すように
複数のカウンタ５１〜５４で構成される。第１のカウン
タ５１にはキャリーパルスＰａとクロックＣＫが供給さ
れて、図４に示すようなクロックＣＫに同期したカウン
タ出力ＣＯが生成される。この制御信号生成回路５０で
はさらに第２のカウンタ５２が設けられ、キャリーパル
スＣＰをカウントすることによって表示素子群Ｕ，Ｌを
交互に駆動するための切り替えパルスＸＵＬ（図６Ｅ）
が生成される。さらに、第３および第４のカウンタ５
３，５４が設けられ、第３のカウンタ５３より後述する
ＲＧＢトリオを点順次で駆動するためのパルスＸＲ，Ｘ
Ｇ，ＸＢがそれぞれ生成され、またこの点順次駆動のと
きに使用する表示素子群Ｕ，Ｌに対する切り替えパルス
ＸＵＬ′などが生成される。

【００２８】また、第１のカウンタ５１には輝度レベル
をコントロールするための４ビット構成の輝度レベルコ
ントロール信号ＢＲＴが供給される。この輝度レベルは
映像表示部２０全体の輝度レベルを外光に応じて手動に
よりコントロールするためのもので、この例では１６段
階に亘り輝度レベルをコントロールできるようになって
いる。

【００２９】輝度レベルはパルス幅の周期の長短によっ
てコントロールするもので、例えば図５Ａのように高輝
度レベル状態に制御する場合には単位周期Ｔｈを長めに
設定し、低輝度レベル状態に制御する場合には単位周期
Ｔｌを短めに設定する。周期の長短を制御する因子とし
て４ビットのコントロール信号ＢＲＴが与えられるの
で、１サイクルの最大値は１０２４×１６クロック幅と
なる。コントロール信号ＢＲＴは第１のメモリ４１に対
して外部から与えられる。

【００３０】コンパレータ４５ではラッチされた映像デ
ータの１０ビットデータとカウント出力ＣＯの値が一致
するまでハイレベルの信号を出力する。したがって１０
ビットの値に応じて図６Ｄに示すようなパルス幅の異な
る比較出力ＰＷＭｉが得られる。１０ビットデータをパ
ルス幅の長短に変換した比較出力ＰＷＭｉは表示素子分
（２４個分）だけ得られる。このパルス幅に相当する時
間だけ表示素子が駆動される。

【００３１】ここで、表示素子は同じ電流を流しても発
光輝度レベルが相違する。つまり個々にばらつきがあ
る。発光色を含めた表示素子個々のばらつきを吸収する
ため、表示素子個々の電流補正値が外部より与えられ
る。そのため、第２のメモリ手段として電流補正用のメ
モリ手段（ＲＡＭなど）６０が設けられ、映像データと
共に外部からこのメモリ手段６０に予め用意された表示
素子４８個分の電流補正データ（１０ビット構成）がメ
モリされる。電流補正データも表示素子群に対応したも
のとしてメモリされており、この電流補正データはラッ
チ回路を含んだシフトレジスタ６１に供給されて、１つ
の表示素子群を構成する２４個分の電流補正データがラ
ッチされる。

【００３２】この電流補正データは表示素子の交換時や
再調整時に更新される。また、メモリ手段６０を設けた
のは、上述したように単位セル１８が交換されたような
ときでも、交換された表示素子に対する電流補正データ
として改めて外部から設定できるようにするためであ
る。

【００３３】これら電流補正データはＤ／Ａ変換器６２
に供給されて２４個分のアナログ補正電流値Ｉ0，Ｉ1，
Ｉ2，・・・Ｉ23に変換される。これら補正電流値は対
応するドライバ３４ａ〜３４ｗに供給される。ドライバ
３４ａ〜３４ｗには上述した比較出力ＰＷＭｉが与えら
れ、これがハイレベルの間だけドライバが作動するよう
に構成されている。

【００３４】ドライバ３４ａ〜３４ｗと表示素子との間
には切り替え手段（スイッチング手段）３５が設けられ
ている。切り替え手段３５は従来例でも述べたようにド
ライバ数を１／２に削減すべく、上端と下段の表示素子
（例えば表示素子ＲＵ0，ＲＬ0の組、以下同様）を単一
のドライバ（３４ａ，３４ｂ，・・・３４ｗ）で交互に
駆動できるようにするためである。

【００３５】図７は切り替え手段３５の具体例を示す。
本例では半導体スイッチング素子としてＭＯＳトランジ
スタを使用してドライバ出力を切り替えている。すなわ
ち、図８からも明らかなように、第１の表示素子群Ｕは
赤を発光する８つの表示素子ＲＵ0〜ＲＵ3およびＲＵ4
〜ＲＵ7と、緑を発光する８つの表示素子ＧＵ0〜ＧＵ3
およびＧＵ4〜ＧＵ7と、青を発光する８つの表示素子Ｂ
Ｕ0〜ＢＵ3およびＢＵ4〜ＢＵ7とで構成される。

【００３６】同様に第２の表示素子群Ｌは赤を発光する
８つの表示素子ＲＬ0〜ＲＬ3およびＲＬ4〜ＲＬ7と、緑
を発光する８つの表示素子ＧＬ0〜ＧＬ3およびＧＬ4〜
ＧＬ7と、青を発光する８つの表示素子ＢＬ0〜ＢＬ3お
よびＢＬ4〜ＢＬ7とで構成される。

【００３７】これら表示素子群ＵとＬが１フレームの
間、それぞれ対応する映像データ（同一色に関しては同
じデータ）を用いて交互に駆動されて映像が表示され
る。

【００３８】これを実現するため、第１の表示素子群Ｕ
を構成する表示素子ＲＵ0にはトランジスタＳＲＵ0を介
して、また第２の表示素子群Ｌを構成する表示素子ＲＬ
0にはトランジスタＳＲＬ0を介してそれぞれドライバ３
４ａが共通に接続される。

【００３９】トランジスタＳＲＵ0，ＳＲＬ0は切り替え
信号ＸＵＬでスイッチングされる。したがってトランジ
スタＳＲＵ0がオンしたときは、図６Ｄ，Ｅに示すよう
に表示素子ＲＵ0に対応した映像データに基づく第１の
駆動電流Ｉ0（電流補正を行ったもの）によってこの表
示素子ＲＵ0が時分割駆動される。次に、他方のトラン
ジスタＳＬＵ0がオンしたときは、表示素子ＲＬ0に対応
した映像データＳ0′に基づく第１の駆動電流Ｉ0′（電
流補正を行ったもの）によってこの表示素子ＲＬ0が時
分割駆動される。他の表示素子に対しても同様な構成と
なされ、切り替え信号ＸＵＬを使用して対応する表示素
子ＧＵ1，ＧＬ1，・・・ＢＵ7，ＢＬ7の切り替えが行わ
れる。

【００４０】ここで、同一フレーム内での映像データの
シフト処理およびデータラッチ処理は、メモリ４１，４
２からのデータを読み出してこれをシフトしたり、ラッ
チしたりする処理のみであるから、これらの処理は何れ
も図６に示す非常に短かな期間Ｗａ内で行うことができ
る。その結果、切り替え信号ＸＵＬの周期が短い場合で
あっても、映像データの取り込みには全く支障がなくな
り、切り替え信号ＸＵＬで高速スイッチングしながら表
示素子を時分割駆動できるようになる。これによって、
映像フリッカを防止できる。

【００４１】また、表示素子個々の輝度レベルのばらつ
きを補正するために、同一の輝度レベルとなるような電
流補正データをそれぞれの表示素子に対してメモリし、
表示素子を駆動するときこの電流補正データに基づいて
駆動することによって、単位セル内での輝度レベルのば
らつきは勿論のこと、単位ユニット２０を複数用いて構
成した映像表示部１４全体の輝度レベルのばらつきを補
正できる。

【００４２】図９以降はこの発明に係る他の実施形態を
示すものである。

【００４３】図１の構成では表示素子毎に相違する駆動
電流値をＤ／Ａ変換して対応するドライバに供給した
が、この変形例として図９を示す。

【００４４】図９の例では、電流補正値をメモリ手段６
０から読み出して２４個分シフトし、それらをラッチす
るまでは同じである。ラッチされた電流補正値は、ラッ
チされた映像データと共に乗算器６５に供給されて映像
データそのものがこの電流補正値による重み付けを受け
る。これによって１０ビットの映像データ内容が電流補
正値に応じて変更される。重み付けされた映像データが
コンパレータ４５でパルス幅に変換される。

【００４５】一方、ドライバ３４ａ〜３４ｗは全て定電
流源６６に接続されており、重み付けされた比較出力Ｐ
ＷＭｉによってドライバ３４ａ〜３４ｗの動作期間がコ
ントロールされる。このように構成した場合でも表示素
子個々のばらつきを吸収して発光表示させることができ
る。

【００４６】図１および図９の例は第１および第２の表
示素子群の中の同一色の表示素子を切り替え信号ＸＵＬ
の周期で交互に駆動すると共に、同一色の表示素子は同
時に駆動される順次駆動方式を説明した。この順次駆動
方式に対してＲＧＢトリオを順次発光させる点順次駆動
方式でも映像を表示できる。

【００４７】その場合には、例えば同一列に位置するド
ットのうち、上段のドットと下段のドットをペアとして
駆動する。図１０を参照して説明すると、例えば図８に
示すドット構成では、上下に位置する一対のドットを構
成するＲＧＢトリオのうち、上段のＲＧＢトリオ（ＲＵ
0，ＧＵ0，ＢＵ0）をまず点順次駆動し、次の周期では
下段のＲＧＢトリオ（ＲＬ0，ＧＬ0，ＢＬ0）を点順次
駆動する（図１０Ｄ）。残りのペアも同様な点順次駆動
となる。例えば上段のＲＧＢトリオ（ＲＵ3，ＧＵ3，Ｂ
Ｕ3）と下段のＲＧＢトリオ（ＲＬ3，ＧＬ3，ＢＬ3）が
ペアとなって点順次駆動される。これを１フレーム内で
繰り返す。映像データの取り込みは図１の場合と同様に
レディーパルスＲＤＹのローレベル期間Ｗａ内で行う。

【００４８】この処理を行うため、図１１のように第１
および第２の切り替え手段３５，７０がそれぞれ設けら
れている。第１の切り替え手段３５は各ドットに対して
３つのスイッチング素子（ＳＵＲ0，ＳＧＵ0，ＳＢＵ
0）、（ＳＵＲ1，ＳＧＵ1，ＳＢＵ1）・・・（ＳＵＲ
7，ＳＧＵ7，ＳＢＵ7）が使用され、それぞれには図１
０に示す切り替え信号ＸＲ，ＸＧ，ＸＢが共通に供給さ
れる。

【００４９】またそれぞれのドット１６を選択するため
一対のスイッチング素子（ＳＵ0，ＳＬ0）、（ＳＵ1，
ＳＬ1）・・・（ＳＵ7，ＳＬ7）で構成された第２の切
り替え手段７０が設けられ、切り替え信号ＸＵＬ′（図
３、図１０参照）によって交互に切り替えられる。

【００５０】そして、上段のＲＧＢトリオに対する映像
データに基づく駆動電流ＩＲＵ0〜ＩＢＵ0と、下段のＲ
ＧＢトリオに対する映像データに基づく駆動電流ＩＲＬ
0〜ＩＢＬ0が共通のドライバ出力としてこれら切り替え
手段３５，７０に供給される。この構成によって上下の
ＲＧＢトリオをペアとして同一のドライバで駆動するこ
とができる。

【００５１】つまり、このように構成することによっ
て、６個の表示素子を１個のドライバで駆動できるた
め、図１などの構成よりもさらにドライバの数を減らす
ことができる。

【００５２】図１２に示す実施形態は、図９のさらに変
形例であって、この例では立体映像を実現できる構成を
示してある。この場合には左目用の映像データと右目用
の映像データとが必要である。そのため、１フレーム分
の映像データとしてこれら左右の映像データを同一のメ
モリ４１，４２に蓄える。したがってメモリの容量は図
１よりも２倍必要になる。

【００５３】そして、ＲＧＢトリオを点順次で駆動する
場合には、図１２に示すように上下のドットの駆動周期
を単位として、最初には左目用の映像データを読み出し
て表示素子を駆動し、次の周期では右目用の映像データ
を読み出して表示素子を駆動する。これを１フレーム内
で数回繰り返す。映像を視る人は立体目がねを使用す
る。立体目がねは図１２の左右映像データに同期して左
右目のシャッタを交互に開閉する。例えば、左目用の映
像が映し出されているときには左目のシャッタを開ける
ようにすればよい。

【００５４】こうすることによって映像フリッカなしで
立体映像を楽しむことができる。その構成も簡単であ
る。

【００５５】

【発明の効果】以上説明したようにこの発明ではセルを
構成する複数の表示素子を複数の群に分け、それらを時
分割駆動すると共に、セル内に記憶手段を設け、一方の
表示素子群を駆動している間に、他方の表示素子群の映
像信号をこの記憶手段に読み出すようにしたものであ
る。

【００５６】これによれば、時分割駆動によって１セル
に必要なドライバの数を逓減できると共に、表示素子群
には前もって書き込んだ映像信号に基づいて交互に対応
する表示素子群を、単に記憶手段からのデータを読み出
すだけで駆動できるため高速スイッチング処理が可能に
なり、映像フリッカを確実に防止できる。

【００５７】したがって、この発明は上述したような大
型の映像表示装置に適用して極めて好適である。

【図面の簡単な説明】

【図１】この発明に係る映像表示装置を構成する１セル
に対する信号処理装置の第１の実施形態を示す要部の系
統図である。

【図２】メモリに対する書き込みと読み出しのタイミン
グを示す図である。

【図３】制御信号生成回路の系統図である。

【図４】カウンタ出力の説明図である。

【図５】輝度調整の説明図である。

【図６】映像表示のタイミングチャートである。

【図７】スイッチング回路の一構成図である。

【図８】ＲＧＢトリオとセル構成を示す図である。

【図９】信号処理装置の第２の実施形態を示す要部の系
統図である。

【図１０】図８における映像表示のタイミングチャート
である。

【図１１】図８におけるスイッチング回路の一接続図で
ある。

【図１２】立体映像表示のときのタイミングチャートで
ある。

【図１３】大型映像表示装置の系統図である。

【図１４】ＲＧＢトリオとセルの関係を示す図である。

【図１５】セルとＲＧＢトリオの説明図である。

【図１６】ドライバと表示素子との関係を示す接続図で
ある。

【図１７】切り替えタイミングと読み込みの関係を示す
図である。

【符号の説明】

１２・・・映像ソース、１４・・・大型表示パネル、１
６・・・ＲＧＢトリオ、１８・・・セル、２０・・・ユ
ニット、３０・・・信号処理装置、３４ａ〜３４ｗ・・
・ドライバ、３５，７０・・・切り替え手段、４１，４
２・・・メモリ手段、４３・・・データリードカウン
タ、４５・・・コンパレータ、５０・・・制御信号生成
回路、６２・・・Ｄ／Ａ変換器、ＲＵ0〜ＢＬ7・・・表
示素子

Claims

【特許請求の範囲】

【請求項１】縦横に複数の表示素子が配列された映像
表示装置において、前記複数の表示素子に供給する映像データを記憶する複
数の記憶手段と、前記複数の表示素子を複数の表示素子群に分け、前記記
憶手段の１つに記憶された該表示素子群に対応する映像
データを読み出し、該表示素子群を駆動する駆動手段
と、前記表示素子群の切り替えを順次繰り返す切替手段とを
具備し、前記複数の記憶手段には、１フレーム若しくは１フィー
ルドごとに、順次前記映像データが記憶されることを特
徴とする映像表示装置。
【請求項２】前記複数の表示素子群の数が２群で構成
され、前記切替手段により前記２群の表示素子群が切り替えら
れ、それぞれの表示素子群が交互に駆動されることを特
徴とする請求項１に記載の映像表示装置。
【請求項３】前記表示素子が、赤色、緑色、青色を発
光する表示素子で構成されたことを特徴とする請求項１
に記載の映像表示装置。
【請求項４】前記表示素子群が同一発光色用の表示素
子で構成され、前記表示素子群ごとに順次に同時駆動されるようになさ
れたことを特徴とする請求項３に記載の映像表示装置。
【請求項５】前記表示素子群が各発光色用の３個の表
示素子を単位として構成され、前記切替手段が、前記表示素子群の切り替えに合わせ
て、前記３つの表示素子を順次切り替えて駆動すること
を特徴とする請求項３に記載の映像表示装置。
【請求項６】前記記憶手段は２個のメモリで構成さ
れ、一方のメモリに奇数の１フレーム若しくは１フィールド
の映像データが記憶されるとき、他方のメモリには偶数の１フレーム若しくは１フィール
ドの映像データが記憶されることを特徴とする請求項１
に記載の映像表示装置。
【請求項７】前記表示素子が、有機発光素子、発光ダ
イオード素子、放電管、陰極線管のいずれかで構成され
たことを特徴とする請求項１に記載の映像表示装置。
【請求項８】前記映像データが、立体表示用の映像デ
ータであることを特徴とする請求項１に記載の映像表示
装置。
【請求項９】左目用の映像データと右目用の映像デー
タが同一フレーム周期内で交互に同一の前記記憶手段よ
り読み出されることを特徴とする請求項８に記載の映像
表示装置。