JPH0297994A

JPH0297994A - 画像表示装置

Info

Publication number: JPH0297994A
Application number: JP63249862A
Authority: JP
Inventors: Hirobumi Yokosuka; 横須賀　博文; Yasuo Sakai; 康夫酒井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-10-05
Filing date: 1988-10-05
Publication date: 1990-04-10
Anticipated expiration: 2014-03-08
Also published as: JP2865676B2; US5089819A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、画像表示装置に係り、特に映像信号伝送技術
に関する。

〔従来の技術〕

ドツト信号をｎビットづつ並列に繰返し発生するドツト
信号発生装置と、該ドツト信号の並びに基づいて表示面
を走査して該表示面に前記ドツト信号の並びに応じた画
像を表示する表示装置と。

前記ドツト信号を前記表示装置に伝送するドツト信号伝
達手段とを備えた画像表示装置において、従来のドツト
信号伝達手段は、特開昭６１−２３３７７９号公報に記
載のように、ドツト信号発生装置から表示装置へ伝送す
る映像信号の周波数を下げるために、ｎビットのパラレ
ルなビデオデータと、該ビデオデータをシリアルに変換
するためのキャラクタクロックとを同時に伝送していた
。

また、別のドツト信号伝達手段としては特開昭６１−１
０５５８７号公報に記載のように、パラレルなビデオデ
ータをシリアルに変換するときシフトレジスタを複数設
けることで、各々のシフトレジスタのシフトクロック周
波数を下げる構成をとっていた。

〔発明が解決しようとする課題〕

上記のパラレルなビデオデータとキャラクタクロックを
同時に伝送するという従来技術は、映像信号の伝送線か
らの放射ノイズを有効な抑制することができるが、表示
装置の内部でキャラクタクロックからドツトシフトクロ
ックを再生するためにＰＬＬ回路が必要であり、また、
高速に動作するビデオデータのシリアル変換器も必要と
なるため、表示装置が高価になってしまうという問題が
あった。

また、複数のシフトレジスタを用いることにより各々の
シフトレジスタのシフトクロック周波数を下げる技術は
、各々のシフトレジスタからの出力を切り換えるための
セレクタが必要であり、このセレクタはドツトシフトク
ロックで動作しなければならないため、高い周波数のク
ロックが必要となり、シフトレジスタ以外の回路素子の
最高動作周波数が映像信号の限界周波数を与えてしまう
という問題があった。

本発明の目的は、映像信号を生成する回路の最高動作周
波数にかかわりなく、低価格な低速回路素子だけを用い
て高解像度の表示システムを実現し、また、映像信号の
伝送線から放射される放射ノイズが有効に抑制すること
にある。

〔課題を解決するための手段〕

本発明の目的は、ドツト信号をｎビットづつ並列に繰返
し発生するドツト信号発生装置と、該ドツト信号の並び
に基づいて表示面を走査して該表示面に前記ドツト信号
の並びに応じた画像を表示する表示装置と、前記ドツト
信号を前記表示装置に伝送するドツト信号伝達手段とを
備えた画像表示装置において。

前記ドツト信号伝達手段に。

前記ドツト信号発生手段側に、並列に発生したｎビット
のドツト信号の各ビットのドツト情報をそれぞれ他のド
ツト信号との論理処理により表示ドツト周期より長い周
期のｍビット並列のコード化信号に変換するエンコード
回路と、前記各ビットの並列コード化信号を各ビットの
表示配列順に表示周期だけ遅延しながら順次信号線に並
列に送出する遅延送出手段とを設け。

前記表示装置側に、前記信号線に送出された並列コード
化信号を論理処理して直列なｎビットのドツト信号を発
生するデコード回路を設け。

さらに、前記ドツト信号発生装置側または表示装置側に
、並列コード化信号の遅延時間を調整する遅延時間調整
回路を設けた構成とすることによって達成される。

〔作用〕

ドツト信号伝達手段はドツト信号発生手段で発生したパ
ラレルなビデオデータからパラレルな映像信号を生成す
るため低い周波数の信号でドツトデータを表現でき、放
射ノイズの放射源となりやすい映像信号伝送線上の信号
の周波数を下げることができるため、放射ノイズを抑制
することができる。

パラレルなビデオデータの各々の信号の位相差にずれが
あると再生される表示ドツトに太りまたは細りが現れて
しまうことになるが、該コード化されたパラレル信号は
時間差を調整されるので、太りまたは細り現象を生じな
い。

（実施例〕以下、本発明の一実施例を各図により説明する。

第２図は、本発明になる表示装置を用いた文書編集装置
を示している。

該文書編集装置は、後述するような一時記憶部及び制御
部を備えた本体４００と、入力部であるキーボード４０
１と、印刷部であるプリンタ４０２と、そして表示部で
ある表示装置４０３で構成されており、これら本体４０
０とキーボード４０１、プリンタ４０２及び表示装置４
０３は、各々信号線４１０，４１１及び４１２によって
接続され、制御信号ないし情報信号の授受を行うもので
ある。

尚、４０４はフレキシブルディスク装置（以下ＦＤＤ）
である。

第３図は本文書編集装置のブロック図を示している。本
体４００内には、プログラム蓄積型計算機ユニット（以
下ホストＣＰＵ）５０１と、不揮発性メモリからなり電
源投入時に実行するプログラムを有するブートＲＯＭ５
０２と、文書編集装置として機能を実行するための随時
読出し書込み可能なプログラムメモリ５０３と、ホスト
ＣＰＵ５０１の命令にしたがってＦＤＤ４０４を制御す
るフレキシブルディスク制御部（ＦＤＣ）５０４と、ホ
ストＣＰＵ５０１の命令に従ってプリンタ４０２を制御
するプリンタコントローラ５０５と、ホストＣＰＵ５０
１の命令に従ってキーボード４０１を制御しキーボード
４０１からの入力信号をホストＣＰＵ５０１に送出する
キーボードコントローラ５０６及びホストＣＰＵ５０１
の命令に従って表示装置４０３に映像信号や表示のため
の同期信号を発生する表示制御部５０７と１表示制御装
置からの信号によってＣＲＴ画面を光らせて表示を行う
表示装置４０３とを備えている。

次に、本文書編集装置の全体動作について説明する。

前記のような構成において電源が投入されるとホストＣ
ＰＵ５０１はブートＲＯＭ５０２内のプログラムに従っ
て、ＦＤＤ４０４内のフレキシブルディスクに格納され
ている文書編集プログラムをプログラムメモリ５０３内
に移行し、その後、該プログラムに従って動作を開始す
る。ホストＣＰＵ５０１は該プログラムに従って、キー
ボード４０１からの入力、ＦＤＤ４０４への文書の登録
及び呼び出し、プリンタ４０２での文書の印刷等を制御
し、また、表示制御装置５０７を制御して表示を行うべ
き画像の映像信号と５表示装置４０３を制御する同期信
号を表示装置４０３に送ることによって、表示装置４０
３で文書の表示を行う。本文書作成装置は、このような
一連の動作のなかで文書を作成するものである。

次に１本発明になる表示装置４０３と表示制御装置５０
７について説明する。

第３図は表示装置４０３と表示制御装置５０７のプロ、
ツク図を示している６表示制御装置５０７は、表示用プ
ログラム蓄積型計算機ユニット（以下サブＣＰＵ）６０
１と、ホストＣＰＵ５０１等の外部装置からの指令をサ
ブＣＰＵ６０１に伝達するインターフェイス部６０２と
、表示制御をするためのプログラムが格納された随時読
出し書込み可能なプログラムメモリ６０３と、表示文字
パターンを格納しであるキャラクタジェネレータ６０４
と、表示用の画像データを格納する随時読出し書込み可
能なビデオメモリ（ＶＲＡＭ）６０５と、表示部Ｗ４０
３に対して垂直および水平同期信号を発生し、また、Ｖ
ＲＡＭ６０５および後述するエンコード回路６０７に対
して映像信号生成のタイミングを生成するＣＲＴ制御回
路（ＣＲＴＣ）６０６と、ＣＲＴＣ６０６から送られて
くる制御信号に従ってＶＲＡＭ６０５からのパラレルな
画像信号を位相差をもったパラレルな映像信号に変換す
る、本発明の特徴をなすエンコード回路６０７と、該エ
ンコード回路６０７の出力の遅延を調整・して映像信号
をＣＲＴに送出する遅延調整回路６０８とを備えている
。

次に、この表示制御装置５０７の動作について説明する
。

サブＣ：ＰＵ６０１は、プログラムメモリ６０３内の表
示プログラムあるいはＩ／Ｆ部６０２を通してホストＣ
ＰＵ５０１から送られてきた指令に基づいてＶＲＡＭ６
０５に画像データを書込む。

このとき、もし文字の描画であればサブＣＰＵ６０１は
、キャラクタジェネレータ６０４から文字パターンを読
み出してＶＲＡＭ６０５に書き込むことになる。

ＣＲＴＣ６０６は、信号線１０５を会して表示装置ｉ！
４０３へ送出する垂直および水平同期信号およびＶＲＡ
Ｍ６０５への画像データ読出し制御信号を発生している
。

ＶＲＡＭ６０５に書き込まれた画像データは。

ＣＲＴＣ６０６により読出されてエンコード回路６０７
へ送られる。エンコード回路６０７ではＶＲＡＭ６０５
から送られてきたパラレルな画像データを１位相差をも
った複数の並列な映像信号にコード化する。

コード化された映像信号は位相差調整回路６０８へ入力
され、各々の信号ごとに遅延時間が挿入され各々の信号
の位相差が調整される。

位相差調整装置６０８から複数本の信号線１０４に並列
に出力された映像信号は、ＣＲＴＣ６０６により生成さ
れた同期信号１０５とともに表示装置へ送られる。

次に、本発明の一実施例に係るエンコード回路６０７と
コード化方法について説明する。以下の説明において映
像信号は４つのパラレルな信号にコード化することを例
にあげているが、該映像信号はパラレルであれば何ビッ
トでもよく、本発明の一般性を失うものではない。

第４図に該エンコード回路６０７と位相差調整装置６０
８の一例を示す。本実施例は、ＶＲＡＭ６０５から４ピ
ッｌ−パラレルで読出された画像データをＤＣＫ２信号
により位相差をもたせて４ビツトパラレルにコード化す
るものである。

エンコード回路６０７は、パラレルエンコード回路７０
１と同相ランチ７０２とシフトレジスタにより構成され
たクロックジェネレータ７０３と位相差ラッチ７０４と
により構成され、位相差調整装置６０８は遅延回路７０
５により構成されている。

ドツトクロック信号ＤＣＫ２は通常のドツトシフトクロ
ックの２分の１の周波数を持つ信号であり、クロックジ
ェネレータ７０３はドツトクロック信号ＤＣＫ２の立上
りと立ち下がりのエツジを用いて位相差を持つドツトシ
フトクロック５ＣＬＫＯ〜５ＣＬＫ３を生成する。ドツ
トシフトクロック信号５ＣＬＫはドツトクロック信号Ｄ
ＣＫ２を２分周した信号であり、ＶＲＡＭ６０５からの
４ビツトのパラレルデータ（Ｄｏ（ｎ）、Ｄｉ（ｎ）。

Ｄ２（ｎ）、Ｄ３（ｎ））が該ドツトシフトクロック信
号５ＣＬＫに同期してパラレルエンコード回路７０１に
入力される。ここで、このデータはシリアルな映像信号
としては（・・・・・・Ｄ２（ｎ−１）。

Ｄ３（ｎ−１）、Ｄｏ（ｎ）、Ｄｉ（ｎ）、Ｄ２（ｎ）
。

Ｄ３（ｎ）、　Ｄｏ（ｎ＋１）、　Ｄｉ（ｎ＋１）・−
・ｉとなるべきパラレルデータである。

パラレルエンコード回路７０１では（Ｄｏ（ｎＬＤｌ（
ｎ）、Ｄ２（ｎ）、Ｄ３（ｎ））と、Ｄ３（ｎ−１）と
、第１ドツトシフトクロツク信号５ＣＬＫ以前の同相ラ
ンチ７０２の出力（ＱＯ（ｎ−１）、Ｑｌ（ｎ−１）、
Ｑ２（ｎ−１）、Ｑ３（ｎ−１））により未だ位相差を
もたないエンコードデータ（ｐｏ（ｎ）。

ＰＬ（ｎ）、Ｐ２（ｎ）、Ｐ３（ｎ））を出力する。該
エンコードデータはドツトシフトクロック信号５ＣＬＫ
３のタイミングで同相ラッチ７０２にラッチされる。同
相ラッチされたエンコードデータは（ＱＯ（ｎ）、Ｑｌ
（ｎ）、Ｑ２（ｎ）、Ｑ３（ｎ））として位相差ラッチ
７０４に送られ、ここでクロックジェネレータ７０３に
より生成される位相差をもったドツトシフトクロックＳ
　ＣＬ　Ｋ　０−５ＣＬＫ３により、前記エンコードデ
ータ（ＱＯ（ｎ）、Ｑｌ（ｎ）。

Ｑ２（ｎ）、Ｑ３（ｎ））に位相差を付けてラッチされ
。

位相差を持つエンコードデータ（ＲＯ（ｎ）、　Ｒ１（
ｎ）　。

Ｒ２（ｎ）、Ｒ３（ｎ））が生成される。

ドツトシフトクロック５ＣＬＫＯ−３ＣＬＫ３はドツト
クロック信号ＤＣＫ２の立上りと立ち下がりのエツジで
出力されるため、ドツトクロック信号ＤＣＫ２のデユー
ティによって位相のずれが生じてしまい、これに伴って
位相差を持つエンコードデータ　（ＲＯ（ｎ）、Ｒ１（
ｎ）、Ｒ２（ｎ）。

Ｒ３（ｎ））にも位相差のずれが発生する。遅延回路７
０５はこの位相のずれを調整する。

後述する表示装置内部のデコード回路では、複数の映像
信号の相互の位相差を基にシリアルな映像信号を生成す
るため、この映像信号の位相のずれにより表示されるド
ツトの太り、細りが現れるおそれがあるため、位相のず
れを調整する必要がある。

前記エンコード回路６０７及び位相差調整装置６０８の
動作タイムチャートを第５図に示す。リセット信号Ｒ８
Ｔはエンコード装置内部のフリップフロップを初期化す
るものである。

第５図に示されるように、エンコードデータ（ＲＯ（ｎ
）、Ｒ１（ｎ）、Ｒ２（ｎ）、Ｒ３（ｎ））に、位相差
調整装＠６０８によって遅延時間が挿入されることによ
り位相差のずれが調整され、表示装置４０３内に設けた
デコード回路では高レベル幅と低レベル幅の均一なシリ
アル映像信号Ｓ■を再生（デコード）することができる
。

第４図に示したエンコード回路６０７は、最高動作周波
数が通常のドツトシフトクロック周波数の２分の１であ
り、またパラレルシリアル変換を行っているため、従来
、論理素子の動作周波数により制限を受けてきたパラレ
ルシリアル変換回路が不要となって高速動作に適応しや
すいという効果がある。

また、本構成例では位相差挿入装置６０８はエンコード
回路６０７の後段に配置しているが、エンコード回路６
０８の内部に取込むことも可能である。

次にエンコード回路６０７のもう１つの実施例を第６図
および第７図を参照して説明する。

第６図に示したエンコード回路６０７は、位相差の挿入
だけでなく、前記実施例では位相差調整回路６０８が行
っていた位相差の調整も、遅延調整付き位相差挿入装置
９０１により該エンコード回路６０７が行うものである
。

本実施例の動作を第７図の動作タイムチャートを用いて
説明する。同相ラッチ出力信号ＱＯに挿入する遅延時間
はＴｏ、同相ラッチ出力信号Ｑ１に挿入する遅延時間は
Ｔ１．同相ラッチ出力信号Ｑ２に挿入する遅延時間はＴ
２．同相ラッチ出力信号Ｑ３に挿入する遅延時間はＴ３
であり、Ｔ３−Ｔ２＝Ｔ２−Ｔ１＝Ｔ１−Ｔ。

Ｔ１＋Ｔ３＝１／ＳＣ；ＬＫの条件を満たすように遅延時間を設定する。本実施例で
は、第４図の実施例のようにクロックの立上りと立ち下
がりを用いて位相差を持たせているのではないので１周
波数の低い５ＣＬＫ信号しか必要としない。また、構成
が簡単であり、エンコード回路６０７の動作周波数を数
分の１に下げることが可能である。

次に、遅延調整付き位相差挿入袋［９０１内の遅延回路
９０２，９０３，９０４および９０５について第８図を
用いて説明する。

第８図は１つの遅延回路９０２　（９０３〜９０４）を
示しており、該遅延回路９０２は遅延回路素子１１０１
．１１０２，１１０３，１１０４，１１０５゜１１０６
．１１０７と、データセレクタ１１０８と遅延セレクタ
装置Ｉ（１１０９により構成され、入力信号Ｒ串が前記
遅延回路素子を何個経由するかで挿入する遅延時間を設
定し、データセレクタ１１０８から遅延した出力信号ｖ
串が得られる。

遅延時間の大きさは遅延セレクト信号発生装置１１０９
により調整される。

また、遅延セレクト信号発生装置１１０９は、デジタル
エンコーダ等の切替器により構成してもよいし、あるい
は、遅延素子やエンコード素子に経時的な変化がある場
合などは、サブＣＰＵが制御可能なレジスタにより構成
し１文書編集装置の操作者が表示画面上のドツトの太り
や細りを目視で確認しながら、キーボード４０１等の入
力装置から遅延のセレクト値を入力し、ホス１〜ＣＰＵ
５０１とサブＣＰＵ６０１を通して前記レジスタに設定
してもよい。

次に、第１図に戻って表示装置４０３について説明する
。

デコート回路１０１は表示制御装置５０７から送られて
くるエンコードされたパラレルな映像信号をデコードし
、シリアルな映像信号Ｓｖに変換する。ＣＲＴ制御回路
１０２は、デコード回路１０１により得られたシリアル
な映像信号Ｓ■と表示制御装置５０７から信号線１０５
を介して送られてくる垂直向および水平同期信号により
、ＣＲＴ　１０３を＃御しドツト画像の表示を行う。

第９図は、デコード回路１０１の一実施例を示している
。２０１，２０２，２０３は排他的論理和回路素子であ
り、第１０図に示すような入出力タイミングを持ってい
る。前記エンコード回路６０７でエンコードしたパラレ
ルな映像信号を該デコード回路１０１でシリアルな映像
信号Ｓｖに変換できることがわかる。

位相差調整装置６０８は、第１１図に示すように、表示
装置４０３の内部のデコード回路１０１の前段に設け、
表示装置４０３側で位相差を調整することも有効である
。表示画面調整用の位相差調整装置６０８を表示装置４
０３内に設けた場合は、文書編集装置の操作者が手軽に
表示画面（画質）を調整することができる。尚、遅延調
整セレクト入力には、アナログ可変抵抗器とアナログ−
デジタル（Ａ−Ｄ）変換器を利用することも可能である
。

〔発明の効果〕

本発明によれば、映像信号を伝送する回路を低い周波数
で動作させることができるため、該回路からの放射ノイ
ズを抑制でき、また該回路素子の最高動作周波数限界に
より映像信号の周波数が制限されることがないなどの効
果がある。

【図面の簡単な説明】

第１図は本発明になる画像表示装置のブロック図、第２
図は本発明になる画像表示装置を含む文書編集装置の外
観斜視図、第３図はその回路ブロック図、第４図はエン
コード回路と位相差調整装置の回路ブロック図、第５図
はエンコード回路と位相差調整装置の動作タイムチャー
ト、第６図はエンコード回路のもう１つの実施例のブロ
ック図、第７図はその動作タイムチャート、第８図は遅
延回路のブロック図、第９図はデコード回路のブロック
図、第１０図はその動作タイムチャート、第１１図は表
示装置の回路ブロック図である。１０１・・・デコード回路、１０２・・・ＣＲＴ制御回
路、１０３・・・ＣＲＴ、１０４・・・複数の映像信号
線、１０５・・・ＣＲＴ制御用同期信号線、２０１，２
０２゜２０３・・・排他的論理和回路、４００・・・文
書編集装置本体、４０１・・・キーボード、４０２・・
・プリンタ、４０３・・・表示装置、４０４・・・ＦＤ
Ｄ、４１０・・・信号線、４１１・・・信号線、４１２
・・・信号線、５０７・・・表示制御装置、６０５・・
・ＶＲＡＭ、６０７・・・エンコード回路、６０８・・
・位相差調整装置、７ｏ１・・・パラレルエンコード回
路、７０２・・・同相ラッチ、７０３・・・クロックジ
ェネレータ、７０４・・・位相差ラッチ、７０５・・・
遅延回路、９０１・・・遅延！ＩＩ整付き位相差挿入装
置、１１０１〜１１０７・・・遅延回路素子、１１０８
・・・データセレクタ、１１０９．、・遅延セレクト信
号発生装置。箒図第ｅ泗第９革１０図ｖ

Claims

【特許請求の範囲】１、ドット信号をｎビットづつ並列に繰返し発生するド
ット信号発生装置と、該ドット信号の並びに基づいて表
示面を走査して該表示面に前記ドット信号の並びに応じ
た画像を表示する表示装置と、前記ドット信号を前記表
示装置に伝送するドット信号伝達手段とを備えた画像表
示装置において、前記ドット信号伝達手段は、前記ドット信号発生手段側に、並列に発生したｎビット
のドット信号の各ビットのドット情報をそれぞれ他のド
ット信号との論理処理により表示ドット周期より長い周
期のｍビット並列のコード化信号に変換するエンコード
回路と、前記各ビットの並列コード化信号を各ビットの
表示配列順に表示周期だけ遅延しながら順次信号線に並
列に送出する遅延送出手段とを備え、前記表示装置側に
、前記信号線に送出された並列コード化信号を論理処理
して直列なｎビットのドット信号を発生するデコード回
路を備え、前記ドット信号発生装置側または表示装置側
に、並列コード化信号の遅延時間を調整する遅延時間調
整回路を備えたことを特徴とする画像表示装置。２、特許請求の範囲第１項において、前記遅延時間調整
回路はドット信号発生手段側に設けられ、前記並列コー
ド化信号の送出時間を調整することを特徴とする画像表
示装置。３、特許請求の範囲第１項において、前記ドット信号伝
達手段の前記ドット信号発生手段側に設けられた前記エ
ンコード回路は、前記ドット信号発生装置で発生したｎ
ビットの並列ビット信号の各ビットのドット信号を順次
上位ビットのドット信号と論理処理し、最上位ビットの
ドット信号は前のｎビットの並列ドット信号の最下位ビ
ットのドット信号と論理処理してコード化信号を発生す
る論理回路を備えたことを特徴とする画像表示装置。４、特許請求の範囲第１項において、前記ドット信号伝
達手段の前記ドット信号発生手段側に設けられた前記遅
延送出回路と、ドット信号シフトクロック信号に応じた
遅延時間差で各ドットの並列コード化信号を送出するこ
とを特徴とする画像表示装置。５、特許請求の範囲第４項において、前記デコード回路
は前記並列コード化信号を論理処理してｎビット直列な
ドット信号を発生することを特徴とする画像表示装置。