JPH0761723B2

JPH0761723B2 - 画像再生素子の駆動素子及び画像再生装置

Info

Publication number: JPH0761723B2
Application number: JP61155648A
Authority: JP
Inventors: 津村　　誠; 龍夫本田; 良三武内
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-07-02
Filing date: 1986-07-02
Publication date: 1995-07-05
Anticipated expiration: 2010-07-05
Also published as: JPS6311342A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、画像再生素子の駆動素子およびこの駆動素子
を用いた画像再生装置に係り、特に、バイナリ信号で形
成された画像信号に基づき、中間調画像を記録または表
示するのに好適な画像再生素子の駆動素子および画像再
生装置に関する。

〔従来の技術〕

熱発色および熱転写記録装置とその駆動素子を例とし
て、従来の画像再生装置およびその駆動素子を論じた文
献には、例えば、IEEE,Trans.on Consumer Electronic
s, Vol.CE28;No.3,351（Aug.1982）におけるTokumaruら
による“APowerful 32Bit Thermal Printing Head Driv
er LSI"がある。

第14図に、従来の駆動素子を用いた画像再生装置のブロ
ツク図を示し、この画像再生装置の１ライン画像信号処
理時のタイミングチヤートを第15図に示す。画像源１
は、半導体メモリや磁気デイスク等を用いた画像メモ
リ、またはビデオ信号をバイナリ信号に変換するA/D変
換器などである。このような画像源１からシリアルに出
力される画像信号12は、濃度情報をもたない１ビツトの
２値画像信号と３値以上の濃度情報をもつ２ビツト以上
の多値画像信号に大別できる。

従来の駆動素子２は、１ビツト入力のシフトレジスタ３
とラツチ４と出力バツフア５とからなるので、１ビツト
画像信号により画像を再生する２値画像再生装置におい
ては、画像源１から出力される２値画像信号を駆動素子
２に直接入力可能である。したがつて、第14図に示すご
ときラインメモリ６および信号変換回路７が不要で、ク
ロツク信号10に同期した画像信号を駆動素子２のシフト
レジスタにシリアルに転送し、ラツチ信号11によりラツ
チ４に一時記憶し、ストローブ信号13により出力バツフ
ア５から画像再生素子９にパラレルに出力して、画像を
再生できる。すなわち、従来の駆動素子２は、２値画像
信号を入力して画像再生素子９に出力するには適した構
成となつている。

従来の駆動素子により多値画像を再生するには、２値画
像再生装置のほかに、第14図に示すように、多値画像信
号12を一時記憶するラインメモリ６と、ラインメモリ６
から出力する多値画像信号12を各階調毎のビツト信号14
に変換する信号変換回路７と、各階調のパルス幅を制御
する機能を付加したシステム制御回路８と、パルス幅に
より記録濃度あるいは発光強度など出力状態が変化する
多値画像再生素子９とが必要となる。多値画像再生素子
９としては、熱発色および熱転写記録方式などによる画
像記録素子やマトリクス構成の各種表示素子などが考え
られる。

第14図の回路による１ライン多値画像再生時の各信号の
概略のタイミングを第15図のチヤートにより説明する。
まず、画像源１からシリアルに出力される複数ビツトの
１ライン画像信号12をラインメモリ６に一時記憶し、記
憶した１ライン分の画像信号15を、クロツク信号10に同
期して順次複数回読み出し、信号変換回路７に入力し、
階調数に応じたスライスレベルでバイナリ・ビツト変換
し、各階調毎のビツト信号14に変換し、駆動素子２のシ
フトレジスタ３に転送する。さらに、ラツチ信号11の立
ち上がりでラツチ回路４にラツチし、シリアル・パラレ
ル変換したビツト信号を、出力バツフア５を制御するス
トローブ信号13を“Low"レベルにして、画像再生素子９
に伝達する。このような過程を各階調毎に繰り返し、１
ライン分の多値画像を再生する。ストローブ信号13の
“Low"レベルの時間幅を各階調毎に変えると、原画像の
濃度と画像再生素子９による再生画像の濃度を一致させ
ることが可能となる。

〔発明が解決しようとする問題点〕

上記従来技術は、駆動素子が２値画像再生に好適な構成
となつてはいるが、各値画像信号のごとく複数ビツトの
画像信号を直接入力する方式については配慮がなく、バ
イナリの画像信号をビツト信号に変換する信号変換回路
と複雑な回路制御信号を発生する制御回路が必要であ
り、各階調毎にライン画像信号を駆動素子に転送するた
め、各階調の最小パルス幅と１ライン記録最小時間が制
限され、正確な原画再生と高速画像再生とを両立させる
点で問題があつた。

多階調の感熱式プリンタについては、例えば、特開昭58
−197955号公報に記載された32階調の感熱式プリンタが
知られている。この公知例に従来例として記載された技
術を、本発明が対象としている８ビット（256階調）に
拡大して説明する。

画像源からのアナログ信号をA/D変換すると、８ビット
のデジタル信号が得られる。８ビットのデジタル信号
は、ROM化されたテーブルを参照して、バイナリ／ビッ
ト変換され、256ビットの信号となり、シリアルポート
付きのRAMにおいてアドレスカウンタが指示したアドレ
スのメモリセルに一旦記憶される。

感熱記録に当たって、RAMに記憶されていた信号は、記
録ヘッドに転送するために、ビットスライス信号変換さ
れ、１ビットずつシリアル転送される。記録ヘッドで
は、シフトレジスタに貯えられてシリアル／パラレル変
換され、出力回路で電力増幅され、抵抗アレイの対応す
る発熱体を駆動し、前記ビット数に応じて例えば感熱紙
を黒化させる。

この公知技術においては、ビットスライス信号変換のた
めのRAMの容量が、［256ビット（階調）×画素数］だけ
必要となり、回路規模が膨大になる問題があった。ま
た、ビットスライス変換された信号を記録ヘッドに送る
際には、１ビットずつ転送することになり、記録速度を
上げる際のネックとなる欠点があった。

そこで、上記特開昭58−197955号の発明は、記録速度を
上げる際のネックとなる欠点を解消するために、ビット
スライス信号変換用RAMを記録ヘッド側に内蔵するとと
もに、データ読み出し時に全画素の各階調信号を同時読
み出し可能とすることによりシリアル／パラレル変換部
を省略する構成を提案している。

しかし、バイナリ／ビット変換手段は依然として必要で
あり、［256階調×画素数］のRAMを要し、さらに、バイ
ナリ／ビット変換手段からRAMへの信号転送には256ピン
以上のケーブルを用いなければならないという新たな困
難も伴っていた。

ビデオプリンタを初めとするイメージプリンタの標準が
既に256階調となっている現状では、上記従来技術の画
像再生素子の駆動方法は、階調の点でも信号転送速度の
点でも、実力不足となってきている。

本発明の目的は、バイナリ形式の多値画像信号を直接入
力可能で、上記信号変換回路が不要であり、各階調の最
小パルス幅および１ライン画像再生最小時間の大幅短縮
により、正確な原画再生と高速画像再生を同時に実現で
き、しかも回路規模が小さくて済む画像再生素子の駆動
素子とこの駆動素子を用いた画像再生装置とを提供する
ことである。

〔問題点を解決するための手段〕

本発明は、上記目的を達成するために、画像毎に設けた
カウンタ回路と画像源からの画像信号を画素毎カウンタ
の初期値として入力する初期設定手段とからなる複合カ
ウンタ回路と、このカウンタの出力値を判断し所望の値
での駆動素子の出力パルスの反転とカウンタ回路へのク
ロツク信号の入力禁止とを制御する駆動制御回路と、駆
動素子出力の出力開始または停止のいずれか一方を決定
するとともに出力パルス幅の上限を定める出力回路とで
構成される駆動素子を提案するものである。

本発明の駆動素子は、好ましくは、同一半導体チツプ内
に形成される。

また、初期設定手段として、複数列のシフトレジスタを
用いる場合は、シフトレジスタとカウンタとを兼用する
回路構成を採用し、回路規模を大幅に削減する。

〔作用〕

画像源からシリアルに出されるバイナリ形式の画像信号
は、初期設定手段により、画素に対応して配置した画素
毎カウンタに初期値として順次入力される。初期値入力
後の各カウンタ回路に、共通のクロツクを入力すると、
カウンタ回路の出力値がクロツク入力数に応じて変化す
る。

駆動制御回路は、このカウンタ回路出力値を判断し、所
望の値、例えば全ビツト“Low"、または全ビツト“Hig
h"のごとき値で、画素に対応した駆動素子出力を反転す
る。この出力反転とは、出力回路に入力するストローブ
パルスの開始により、全駆動素子出力が“ON"状態とな
る論理を用いる場合には、“OFF"状態に反転することを
意味し、ストローブパルスの停止により、全駆動素子出
力が同時に“OFF"状態となる論理を用いる場合には、
“ON"状態に反転することを意味する。ただし、画像毎
カウンタの初期設定後出力が既に所望の値である場合
は、駆動制御回路による指令がストローブパルスによる
駆動出力指令を予め反転するため、駆動素子出力は反転
しない。駆動制御回路は、カウンタ出力の所望の値で駆
動素子出力を反転すると同時に、所望の値に達したカウ
ンタ回路のクロツク信号の入力を禁止し、駆動素子出力
の再反転を防止する。クロツク信号の入力を禁止された
カウンタ回路は、初期設定により、新たな画像信号を入
力すると、クロツク信号の再入力が可能となる。

また、各階調のパルス幅は、カウンタ回路に入力するク
ロツク信号の同期により決定される。したがつて、クロ
ツク信号の同期を順次変化させると、所望の駆動素子出
力パルスが得られる。本発明の駆動素子の最大出力パル
ス幅は、外部から入力するストローブパルスのパルス幅
により制限される。

さらに、シフトレジスタとカウンタの回路構成が類似し
ている点を利用し、画像データ転送時にはシフトレジス
タとして動作させ、パルス出力時にはカウンタとして動
作させるように回路を切換えると、回路規模を半減でき
る。

本発明は、より具体的には、画像源から得られてA/D変
換された（例えば256階調表示のときは８ビットの）バ
イナリ信号をA/D変換器の変換タイミングに同期して駆
動素子内の複合カウンタに直接入力した後（シフトレジ
スタ動作）、各階調の記録パルス幅に同期したクロック
信号を複合カウンタに入力して例えばダウンカウントせ
（カウンタ動作）、駆動制御回路の例えばゼロクロス検
出器でカウントがゼロになったタイミングを検出し、画
像再生素子への通電を制御し、画像信号に対応した幅の
通電パルスを画像再生素子に印加する。

したがって、本発明においては、上記従来例に必須の構
成要素であったバイナリ／ビット変換回路，膨大な回路
規模のRAM,アドレスカウンタのいずれも不要となる。

また、信号変換回路を用いないために、信号の変換回数
が少なくなり、エラーの発生確率が下がって、信頼性が
向上する。

〔実施例〕

以下、本発明の一実施例を第１図から第７図により説明
する。

第１図は、本発明による画像再生装置の一実施例のブロ
ツク図である。画像再生装置は、画像信号をバイナリ形
式で蓄積したあるいは送出してくる画像源１からの画像
信号をその信号レベルに応じてパルス変調して出力パル
スを発生する本発明の駆動素子20と、駆動素子20の出力
パルスを受けそのパルス幅により状態変化して画像を再
生する画像再生素子９と、ワンチツプマイコンなどから
なり画像再生装置全体を制御するシステム制御回路８を
主な要素として構成されている。駆動素子20のごとく出
力パルスのパルス幅を制御する素子の出力を受けて画像
を再生する装置としては、液晶表示セル，発光ダイオー
ド等の定電力駆動型表示素子をマトリクス配置した画像
表示装置や、熱転写記録，熱発光記録等の記録方式によ
るアレイ状またはマトリクス状記録素子を用いる画像記
録装置等がある。このうち、画像記録装置のように、可
動部が存在する場合は、システム制御回路８によりその
動作も併せて制御できる。

第１図に示す本実施例の駆動素子20は、ｍビツト×ｎビ
ツトのマスタ・スレーブ型記憶素子を用いてｍビツト画
素毎カウンタと、このカウンタへ画像信号12を初期値と
して入力する初期設定手段となるｍ列シフトレジスタと
を兼用した複合カウンタ回路21と、画素毎の複合カウン
タ回路21の出力値を判定し所望の値で駆動素子20の各画
素の出力パルス24を反転するとともに画素毎の複合カウ
ンタ21へのクロツク信号26の入力を禁止する駆動制御回
路22と、駆動制御回路22の出力とシステム制御回路８か
ら出されるストローブ信号25とにより駆動素子20の各画
素の出力パルス24のパルス幅を制御する出力回路23とか
ら構成される。

本実施例では、駆動素子20に入力する制御信号を極力少
なくする目的で、ストローブ信号25を複合カウンタ回路
21のモード信号と兼用しており、ストローブ信号25が
“ON"状態では、カウンタモード、“OFF"状態では、初
期設定モードとなるように構成してある。また、初期設
定モードにおいては、いかなるカウンタ出力値において
も、クロツク信号26の複合カウンタ回路21への入力を禁
止しないように駆動制御回路22を構成し、そのための制
御信号もストローブ信号25が兼ねている。本実施例で
は、制御信号が２本だけでよい。

第２図は、第１図実施例のシステム制御回路８からの制
御信号と１ライン分の画像信号12とのタイミングチヤー
トである。ストローブ信号25の“Low"レベルが“ON"命
令を示し、カウンタモード、一方、“High"レベルは“O
FF"状態を示し、初期設定モードである。初期設定モー
ドにおけるクロツク信号26−１は、画像源１と駆動素子
20の複合カウンタ回路21の双方に伝達され、画像信号12
がクロツク信号26−１に同期して順次各複合カウンタ回
路21に初期値として入力される。初期値設定後、ストロ
ーブ信号25を“ON"状態とし、カウンタモードに設定す
ると、出力パルス24が“Low"レベルとなり、“ON"状態
となる。出力パルス24のパルス幅は、カウンタモード開
始時から複合カウンタ回路21の初期値とカウンタモード
における入力クロツク信号26−２の数が等しくなるまで
の時間で決定される。第２図の例は、初期値が“3"の場
合で、カウンタモードにおけるクロツク信号26−２の第
３パルスの立ち上がりで、出力パルス24が“OFF"状態に
変化し、パルス幅変調された出力パルス24を得ている。

第３図に、上記画像再生装置を実現するための駆動素子
の一実施例を示す。本実施例は、２画素分の複合カウン
タ回路を各２ビツトで構成している。したがつて、画像
信号はバイナリ信号の２ビツトが入力できるから、各画
素最大４段階のパルス幅変調が可能である。駆動素子の
うち第１の画素を再生する第１の複合カウンタ，第１の
駆動制御回路，第１の出力回路について説明する。

第１の複合カウンタは、マスタ・スレーブ型の記憶素子
31および32と、スリーステートゲートなどのハイインピ
ーダンス出力状態を有するスイツチゲート33,34,35,36,
37,38を第３図のごとく接続して構成される。スイツチ
ゲートは、双方向トランスミツシヨンゲートでもよい。
すなわち、下位画像信号入力端子28と記憶素子31の入力
端子Ｄ間にスイツチゲート33を配置し、記憶素子31と32
の反転出力と、自らの信号入力端子間にそれぞれスイ
ツチゲート34および38を配置し、記憶素子31の非反転出
力Ｑと記憶素子32のクロツク入力端子間にスイツチゲー
ト35を配置し、駆動素子のクロツク入力端子26と記憶素
子32のクロツク入力端子間にスイツチゲート36を配置
し、上位ビツト信号入力端子29と記憶素子32の信号入力
端子間にスイツチゲート37を配置する。また、第１の駆
動制御回路は、記憶素子31および32の非反転出力を入力
とする負の論理和ゲート39と、負の論理和ゲート39の論
理出力と反転ストローブ信号30を入力とする正の論理積
ゲート40と、クロツク信号26と正の論理積ゲート40の論
理出力を入力とする正の論理和ゲート41とから構成さ
れ、正の論理和ゲート41の論理出力を記憶素子31のクロ
ツク入力端子に入力してある。さらに、第１の出力回路
は、ストローブ信号25と負の論理和ゲート39の論理出力
とを入力する正の論理和ゲート42により構成してある。
第１の複合カウンタ回路のモード制御信号を兼用するス
トローブ信号25をスイツチゲ等ト34,35,38の制御端子に
接続し、反転ストローブ信号30をスイツチゲート33,36,
37の制御端子に接続する。

第２の画素を再生する第２の複合カウンタ回路，第２の
駆動制御回路，第２の出力回路も、第１の画素を再生す
る回路と同一構成であるが、記憶素子31と51、および32
と52の組み合わせで２列のシフトレジスタを構成するた
め、記憶素子31の非反転出力Ｑと記憶素子51の信号入力
端子Ｄ間にスイツチゲート53を配置し、記憶素子32の非
反転出力Ｑと記憶素子52の信号入力端子間にスイツチゲ
ート57を配置した点が異なる。

画像信号28および29をそれぞれ抵抗性素子65および66を
通して接地電位に接続してあるのは、駆動素子の入力ビ
ツト数が画像信号のビツト数よりも多い場合に、余分な
信号入力端子を開放状態としても、“Low"レベルを入力
することにより、使用できるようにするためである。

本実施例の拡張として、画素数の拡張と、画像信号入力
ビツト数の拡張とが考えられる。画素数の拡張について
は、複合カウンタ回路，駆動制御回路，出力回路を第３
図と同一構成で、シリアル出力45および46に直列接続す
ると実現できる。また、入力ビツト数の拡張について
は、複合カウンタ回路を構成する記憶素子の数を入力ビ
ツト数に等しく上位ビツト方向に増設し、スイツチゲー
トも等しく増加させるとともに、各記憶素子の非反転出
力の負の論理和ゲートの入力数を入力ビツト数に等しく
増加させて実現する。

第３図においては、シフトモードに設定して動作状態と
なる論理素子を破線で示し、カウントモードに設定して
動作状態となる論理素子を一点鎖線で示してある。以
下、第３図の駆動素子の動作を、シフトモードとカウン
タモードに分離して、第４図から第７図により説明す
る。

第４図はシフトモードにおける動作部の回路構成を示し
ている。ただし、スイツチゲートは省略してある。ま
た、第５図は、第４図のシフトモードにおける画像信号
の流れを示すタイミングチヤートである。第４図に示す
ように、シフトモードにおいて、本実施例の駆動素子
は、クロツク信号26を共有し、破線で囲んだ記憶素子31
と51とからなる第１列シフトレジスタと、破線で示す記
憶素子32と52とからなる第２列シフトレジスタとして動
作する。したがつて、第５図に示すように、画像信号28
および29はクロツク信号26の立ち上がりの時刻t₀および
t₁でシフトし、時刻t₂における記憶素子31,32,51,52の
出力端子Ｑは、それぞれ論理出力“L",“H",“H",“H"
の画像信号を出力し安定している。

第６図および第７図は、それぞれこのような状態でスト
ローブ信号25を反転し、カウンタモードに移行した場合
の動作部の回路構成と、信号の変化のタイミングチヤー
トを示す図である。第６図においても、第４図同様、ス
イツチゲートを省略してある。カウントモードにおいて
は、それぞれ一点鎖線で囲んだ記憶素子31および32,記
憶素子51および52が、２ビツトのバイナリカウンタとし
て機能する。第７図のタイミングチヤートにおいて、カ
ウントモード移行時の時刻t₃の各記憶素子の出力Q₁₁,Q
₁₂,Q₂₁,Q₂₂は、シフトモード時の画像信号を出力してい
るので、通常のカウンタに必要なカウンタ回路の初期値
設定用ロードパルスが不要である。

本実施例のカウンタ回路は、第７図に示すように、ダウ
ンカウンタ回路で、駆動制御回路はカウンタ出力値の全
てで“Low"レベルを検出し、駆動素子の出力パルス43お
よび63を反転し、カウンタのクロツク信号入力を禁止す
るように設定してある。したがつて、ストローブ信号25
の“Low"レベルにより駆動素子の出力パルス43および63
が“ON"状態となり、その後入力するクロツク信号26が
立ち上がりで、カウンタ出力値が減少する。出力パルス
Q₁43は、カウンタ初期値Q₁₂,Q₁₁が“H",“L"であつたた
め、第２番目のクロツク信号26の立ち上がり時刻t₄で
“OFF"状態となる。一方、出力パルスQ₂63は、カウンタ
初期値Q₂₂,Q₂₁が“H",“H"であつたため、第３番目のク
ロツク信号26の立ち上がり時刻t₃で“OFF"状態となり、
それぞれの画像信号に応じたパルス幅変調出力が得られ
る。

第１図から第７図に示した本実施例によれば、駆動素子
が複数ビツトのバイナリ画像信号を入力可能な回路構成
としてあるので、複数ビツト出力の多数画像源と駆動素
子とを直結できる。すなわち、バイナリ信号をビツト信
号に変換する信号変換処理および信号変換回路の省略が
可能なパルス幅変調による画像再生装置を実現できる。
また、カウンタ回路の初期設定手段として、複数列シフ
トレジスタを用いるとともに、スイツチゲートによりカ
ウンタ回路と兼用としてあるから、回路規模を半減し初
期値をカウンタ回路にロードする手段を省略できる。さ
らに、駆動素子の画像信号入力端子の開放状態における
電位を固定する抵抗性素子を設けたことにより、駆動素
子の画像信号入力端子数以下のビツト数を有する画像信
号に対応できる。加えて、ストローブ信号によるモード
信号の兼用化と、第1,第２のクロツク信号の１入力化と
により、駆動素子に入力する制御信号数を半減させ、入
力端子数に大きく依存するチツプサイズを縮小し、駆動
素子の高密度実装を実現できる。

第８図に本発明による駆動素子の他の実施例を示す。基
本構成は第３図の実施例とほぼ同じであるが、カウンタ
回路とカウンタ回路の初期設定手段であるシフトレジス
タとを分離した点が異なる。

本実施例は、信号入力４ビツトで２画素構成としている
が、第３図実施例同様、ビツト数および画素数の拡張と
縮小が可能である。初期設定手段を成すシフトレジスタ
を４ビツトパラレルのマスタ・スレーブ型記憶素子71お
よび72により構成し、第１のクロツク信号80の立ち下が
りで、画像信号81,82,83,84をシフトする。画素毎カウ
ンタ回路73および74も４ビツトで構成してある。記憶素
子71および72の出力信号は、ロードパルス85入力中に第
２のクロツク信号86を入力することにより、各カウンタ
回路73および74にロードされる。カウンタ回路73および
74にロード後の動作は、第３図の実施例と同様で、スト
ローブ信号25発生後からカウンタ回路73および74が入力
する第２のクロツク信号86の数とカウンタ回路73および
74の初期設定値が一致するまで出力パルスQ₁43およびQ₂
63を発生する。したがつて、画像信号に応じて、パルス
幅変調した出力パルスが得られる。なお、正の論理積ゲ
ート87および88は、カウンタ回路出力にかかわらず、ロ
ードパルス発生時には第２のクロツク信号85を入力可能
とするゲートである。

本実施例によれば、カウンタ回路と初期設定手段として
のシフトレジスタとが独立しているため、画像信号をカ
ウンタ回路にロードしたのち、次の画像信号をシフトレ
ジスタに転送可能となり、画像信号転送による画像再生
休止期間を排除でき、高速の画像再生を実現可能であ
る。本実施例の効果は、画像再生装置の画素数の増大と
画像再生時間の高速化に応じて増大する。したがつて、
高速，高精細画像再生装置に適している。

第９図に本発明による駆動素子のさらに他の実施例の構
成を示す。第10図はその駆動素子のタイミングチヤート
である。基本構成は第８図の実施例とほぼ同じである
が、初期設定手段として、１ビツト入力のシフトレジス
タとカウンタ回路の入力端子と対をなすラツチ回路など
の記憶素子ブロツクとを組み合わせ、画像信号をバス構
成として各記憶素子ブロツクに共通に入力する点が異な
る。

本実施例も第８図実施例と同様、信号入力４ビツト,2画
素構成の例を示している。初期設定手段を除くと、第８
図の実施例と全く同様である。初期設定手段は、マスタ
・スレーブ型記憶素子91および92からなるラツチ信号転
送用シフトレジスタと、４ビツトのラツチ回路からな
り、カウンタ回路73および74と対をなす記憶素子ブロツ
ク93および94と、記憶素子ブロツクに入力する画像信号
バス81,82,83,84とにより構成してある。

以下、第10図により、本実施例の動作を説明する。画像
信号81〜84を各記憶素子ブロツク93および94に一時記憶
するため、システム制御部で発生するラツチ信号97を、
画像信号に同期して、シフトレジスタにより各記憶素子
ブロツクの書き込みゲートＧに順次転送する。第１のク
ロツク信号80は、このラツチ信号97のシフトロツクとし
て作用する。本実施例の書き込み信号95および96は、第
10図のごとく画像信号81〜84に同期して発生し、各画像
信号をカウンタ回路73および74に入力する。以後の動作
は、第８図実施例と全く同様で、ロードパルス85と第２
クロツク信号86により、カウンタ回路73および74にロー
ドし、ストローブパルス25とストローブパルス25の“Lo
w"レベル中に入力する第２のクロツク信号86の数によ
り、カウンタ回路73および74にロードしたバイナリ画像
信号をパルス幅変調する。出力パルスQ₁43およびQ₂63は
その出力例で、出力パルスQ₁43は入力信号は示していな
いが２階調の信号をパルス幅変調した例で、ストローブ
パルス25の“Low"レベル移行後の２番目の第２クロツク
信号86の立ち上がりまで出力パルス43が発生している。

本実施例によれば、初期設定手段に主として構成ゲート
数の比較的少ないラツチ回路を用いているため、第８図
と同様、画像再生休止期間を排除できる駆動素子を少な
い回路規模で実現できる。

第11図に本発明による駆動素子の他の実施例を示す。第
12図は、その駆動素子の動作タイミングチヤートであ
る。本実施例は、第９図に示す実施例から、記憶素子ブ
ロツク93および94を削除し、シフトレジスタ構成のマス
タ・スレーブ型記憶素子91および92にロードパルス85を
入力するとともに、そのシフトレジスタ出力をカウンタ
回路73および74の各ロードパルスとして使用する。第１
のクロツク信号は、ロードパルス85のシフトクロツクと
画像信号カウンタロード時のカウンタ回路のクロツク信
号を兼用している。画像信号81〜84は、カウンタ回路73
および74に直結してある。また、スイツチゲート110,11
1,112,113および反転論理ゲート114,115,116,117は、画
像信号をカウンタ回路73および74にロードする時には第
１のクロツク信号80を、画像再生時、すなわち駆動素子
43,63発生時には第２のクロツク信号86を、論理和ゲー
ト41および61に伝達するように構成してある。

第12図により、本実施例の動作を説明する。駆動素子の
外部から入力するロードパルス85は、第１のクロツク信
号80により画素毎ロードパルス101および102を画像信号
81〜84に同期して発生する。また、カウンタ回路73,74
のクロツク入力103および104に、第１のクロツク信号80
が図示のごとく、画素毎ロードパルス101,102に同期し
て入力され、画像信号が各画素毎カウンタ回路73および
74に初期値として順次入力される。以後の動作は、第９
図の実施例と同様であるから省略する。

本実施例によれば、駆動素子の回路数を大幅削減でき
る。また、画像信号をシフトレジスタにより転送する方
式と比較し、画像信号出力端子が不要となるため、駆動
素子チツプも小型化可能である。

第13図に本発明による駆動素子の他の実施例を示す。本
実施例は、第11図に示す実施例とほぼ同様の構成である
が、64画素構成とするとともに、画素毎カウンタ回路73
および74に入力するロードパルスをデコーダにより発生
している点が異なる。６ビツト入力デコーダ130は、デ
コーダ入力10〜125の示すアドレスにより、64の出力L1
〜L64のうちの任意の出力が“Low"レベルとなり、ロー
ドパルスを発生する。チツプセレクト126は、画素数拡
張時に使用し、外部のアドレス発生回路の上位ビツトを
デコードした出力を入力する。また、第１のクロツク信
号80をデコーダ130に入力し、デコーダ出力を同期化す
るとともに、アドレス遷移時の雑音を除去する機能を有
する。

本実施例によれば、画像信号をランダムに転送可能とな
り、出力パルスを発生しない画素へのデータ転送を省略
できる。したがつて、高速の画像再生が可能となる。

第16図にストローブ信号とモード信号とを独立させる構
成の実施例を示す。第17図はその実施例において１ライ
ンを記載した時のタイミングチャートである。基本構成
は第１図の実施例とほぼ同様であるが、駆動素子内部で
接続していたモード信号の配線とストローブ信号の配線
とを独立させた点が異なる。

このようにモード信号とストローブ信号とを独立させる
と、第17図に示すように、データを再転送することな
く、出力パルス24を複数のパルスとすることが可能とな
り、ヘッドの温度上昇プロファイルを制御できる。

本実施例の駆動素子を複数個接続し、出力パルスを出力
Ａと出力Ｂの２系統に分割して駆動する場合の一例を第
18図に示す。第19図はその入力信号と出力信号のタイミ
ングチャートである。映像信号DII〜DImは駆動素子１に
入力する。また、クロック信号およびモード信号は各駆
動素子に共通に入力する。さらに、ストローブ信号Ａを
駆動素子１〜駆動素子Ｊに入力し、ストローブ信号Ｂを
駆動素子Ｊ＋１〜駆動素子Ｊ＋Ｋに入力する。第19図の
タイミングチャートに示すように、画像信号の最上位ビ
ットDImには、駆動素子の分割に応じて、例えば画像信
号12bの出力Ｂに対応する部分は“H"レベルの信号を送
り、出力Ａに対応する部分は“L"を送り、最上位ビット
DImをブロック選択信号として利用するときに、２種類
のストローブ信号の“ON"命令を重複しないように与
え、駆動出力を第19図に示すように、Ｊ個の駆動素子と
Ｋ個の駆動素子との２系統に分割できる。容易に推察さ
れるように、画像信号の上位ビットをブロック選択信号
として利用するとともに、４種類のストローブ信号を用
意し、分割ブロック数を４つにすることができる。

本実施例によれば、ストローブ信号のON/OFFによりモー
ド信号が影響されないため、出力パルスの複数化や分割
駆動が実現できる。

〔発明の効果〕

本発明によれば、駆動素子の各画素毎に設けた複数ビツ
トのカウンタ回路に、バイナリ形式の多値画像信号を直
接入力し、各画素の画像信号に応じたパルス幅変調出力
を得ることができるので、画像信号のバイナリ・ビツト
交換が不要になるとともに、１画素１回の画像信号転送
でパルス幅変調出力が得られるから、画像信号転送時間
により制限される１階調最小パルス幅および１ライン画
像再生最小時間を大幅に短縮し、原画像に忠実な画像再
生と高速画像再生とを同時に実現可能である。

【図面の簡単な説明】

第１図は本発明による画像再生装置の一実施例にブロツ
ク図、第２図は第１図実施例のシステム制御回路からの
制御信号と１ライン分の画像信号とのタイミングチヤー
ト、第３図は本発明による駆動素子の一実施例を示す回
路図、第４図はシフトモードにおける動作部の回路構成
を示す概略回路図、第５図は第４図のシフトモードにお
ける画像信号の流れを示すタイミングチヤート、第６図
はカウンタモードにおける動作部の回路構成を示す概略
回路図、第７図は第６図のカウンタモードにおける画像
信号の流れを示すタイミングチヤート、第８図はカウン
タ回路と初期設定手段とを分離した実施例を示す回路
図、第９図はシフトレジスタと記憶素子ブロツクとを組
み合わせ画像信号を共通のバスにより供給する実施例を
示す回路図、第10図はそのタイミングチヤート、第11図
は第９図実施例の変形例を示す回路図、第12図はそのタ
イミングチヤート、第13図はロードパルスをデコーダに
より発生する実施例を示す回路図、第14図は従来の駆動
素子を用いた画像再生装置のブロツク図、第15図は１ラ
イン画像信号処理時のタイミングチャート、第16図はス
トローブ信号とモード信号とを独立構成とした本発明の
実施例を示すブロック図、第17図は第16図実施例の１ラ
イン記憶時のタイミングチャート、第18図は本実施例の
駆動素子を複数個直列に接続し、出力パルスを２系統に
分割して駆動する例のブロツク図、第19図はその入出力
信号のタイミングチャートである。１……画像源、８……システム制御回路、９……画像再
生素子、20……駆動素子、21……複合カウンタ回路、22
……駆動制御回路、23……出力回路、25……ストローブ
信号、26……クロツク信号、28……下位画像信号、29…
…上位画像信号、31,32,51,52……マスタ・スレーブ型
記憶素子、43,63……出力パルス、45,46……シリアル出
力、71,72……マスタ・スレーブ型記憶素子、73,74……
画素毎カウンタ回路、91,92……マスタ・スレーブ型記
憶素子、93,94……記憶素子ブロツク、130……デコー
ダ。

Claims

【特許請求の範囲】

【請求項１】画像源からのバイナリ画像信号をシリアル
に取り込み前記画像信号に応じた時間幅の出力パルスを
そのパルス幅に応じて状態変化する画像再生素子に出力
する画像再生素子の駆動素子において、画素毎に設けられクロック信号をカウントするカウンタ
回路と前記画像源からの画像信号を前記画素毎カウンタ
の初期値として入力する初期設定手段とからなる複合カ
ウンタ回路と、前記複合カウンタ回路の前記初期値からのカウント値が
所定値に達したときに前記駆動素子の出力パルスを反転
させるとともに前記複合カウンタ回路への前記クロック
信号の入力を禁止する駆動制御回路と、前記駆動素子からの前記出力パルス幅の上限を規制しつ
つ前記出力パルスを前記画像再生素子に出力する出力回
路とからなることを特徴とする画像再生素子の駆動素子。
【請求項２】特許請求の範囲第１項において、前記複合カウンタ回路が、マスタ・スレーブ型記憶素子
をマトリクス状に配置して形成され複数ビットの前記バ
イナリ画像信号をシリアルに取り込む前記初期設定手段
としてのシフトレジスタとその初期値を受けてカウント
する前記画素毎カウンタとに兼用する回路であることを
特徴とする画像再生素子の駆動素子。
【請求項３】特許請求の範囲第２項において、前記初期設定手段が、前記マスタ・スレーブ型記憶素子
をｎビット直列接続しかつｍ列からなるシフトレジスタ
であることを特徴とする画像再生素子の駆動素子。
【請求項４】特許請求の範囲第３項において、前記各シフトレジスタの入力端子が抵抗性素子を介して
高低いずれかの共通電位に接続されていることを特徴と
する画像再生素子の駆動素子。
【請求項５】特許請求の範囲第１項において、前記初期設定手段が、前記各カウンタ回路と対をなし前
記画像源からシリアルに出力される画像信号を順次記憶
し前記対をなすカウンタ回路に初期値として入力する記
憶素子であることを特徴とする画像再生素子の駆動素
子。
【請求項６】特許請求の範囲第１項において、前記初期設定手段が、前記画像源からのシリアル画像信
号を受けるシフトレジスタと、前記各カウンタ回路と対
をなし前記シフトレジスタの出力を順次記憶し前記対を
なすカウンタ回路に初期値として入力する記憶素子とか
らなることを特徴とする画像再生素子の駆動素子。
【請求項７】特許請求の範囲第１項において前記初期設定手段が、前記画像源からの画像信号を前記
各画素毎カウンタ回路の入力端子に共通に接続する共通
バスと、前記画像信号を各画素毎カウンタ回路に選択的
にロードさせるタイミング信号を出すシフトレジスタと
からなることを特徴とする画像再生素子の駆動素子。
【請求項８】特許請求の範囲第１項において、前記初期設定手段が、前記画像源からの画像信号を前記
各画素毎カウンタ回路の入力端子に共通に接続する共通
バスと、前記各画素毎カウンタ回路のアドレスを解読し
選択的に前記画像信号をロードさせるデコーダとからな
ることを特徴とする画像再生素子の駆動素子。
【請求項９】画像源からバイナリ画像信号をシリアルに
取り込み多階調画像信号に再生する画像再生装置におい
て、入力パルス幅に応じて状態変化する画像再生素子と、画素毎に設けられクロック信号をカウントするカウンタ
回路と前記画像源からの画像信号を前記画素毎カウンタ
の初期値として入力する初期設定手段とからなる複合カ
ウンタ回路と前記複合カウンタ回路の前記初期値からの
カウント値が所定値に達したときに前記駆動素子の出力
パルスを反転させるとともに前記複合カウンタ回路への
前記クロック信号の入力を禁止する駆動制御回路と前記
駆動素子からの前記出力パルス幅の上限を規制しつつ前
記出力パルスを前記画像再生素子に出力する出力回路と
からなる前記画像再生素子の駆動素子と、少なくとも前記画像再生素子の駆動素子に制御パルスを
供給するシステム制御回路とからなることを特徴とする画像再生装置。